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參數(shù)資料
| 型號： | MB90F562 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁數(shù)： | 141/581頁 |
| 文件大小： | 3144K |
| 代理商： | MB90F562 |
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MB90560 series
CHAPTER 5 LOW POWER CONSUMPTION MODE
117
I
Release of stop mode
If an external interrupt is used to release stop mode, the input request level must be “H”. Do not
use an “L” level request because it may cause a malfunction. Edge requests do not result in a
return from the standby state in a mode in which the clock has stopped.
I
Release of timebase timer mode
When timebase timer mode is released, the microcontroller is placed in the PLL clock oscillation
stabilization wait state. If the PLL clock is not used, change the MCS bit of the clock selection
register (CKSCR) to “1” with the instruction that is to be executed immediately after a reset or on
return from an interrupt.
If an external interrupt is used to release timebase timer mode, the input request level must be
“H”. An “L” level request may cause a malfunction. Edge requests do not result in a return from
the standby state in a mode in which the clock has stopped.
I
Oscillation stabilization wait interval
G
Source clock oscillation stabilization wait interval
Because the oscillator for source oscillation is halted in stop mode, an oscillation stabilization
wait interval is required. A time period selected by the WS1 and WS0 bits of CKSCR is used as
the oscillation stabilization wait interval.
G
PLL clock oscillation stabilization wait interval
The CPU may be working with the main clock and the PLL clock may be stopped. If the
microcontroller will enter a mode in which the CPU and peripheral functions work with the PLL
clock, the PLL clock initially enters the oscillation stabilization wait state. In this state, the CPU
still operates using the main clock.
The PLL clock oscillation stabilization wait interval is fixed at 2
13
/HCLK (HCLK: oscillation clock
frequency).
However, this interval may range from 2
3
/HCLK to 3 x 2
13
/HCLK depending on the status of the
timebase timer, if the timebase timer is not cleared before the PLL clock oscillation stabilization
wait state is entered. (For example, return to the PLL run state from timebase timer mode occurs
because of an external reset.)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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