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參數(shù)資料
| 型號： | MB90F562 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁數(shù)： | 366/581頁 |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90F562 |
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342
CHAPTER 12 MULTI-FUNCTION TIMER
MB90560 series
12.4.5 Operation of Waveform Generator
12.4.5.1 Operation of Dead-timer Control Circuit
The dead-time control circuit will input the realtime output (RT1/3/5) and the selected
PPG timer pulse output, and output non-overlap signals (inverted signals) to external
pins.
I
Making non-overlap signals by using RT1/3/5
When selecting non-overlap signal for a active level “0” (positive polarity) in DTCR:bit 15 (DMOD), a
delay corresponding to the non-overlap time set in the TMRR register (8-bit reload register) is applied.
The delay is applied at a rising edge of RT1/3/5 or its falling edge. If RT1/3/5 pulse width is smaller
than the set non-overlap time, the 8-bit timer will restart counting from “00
H
” at the nest RT’s edge.
Figure 12.4.5.1-1 Positive Polarity Non-overlap Signal Generation by RT1/3/5
Setting up registers:
TCDT
TCCS
OCCP0~5
TMRR0~2
SIGR
Note:
: 0000
H
: ------XXXX0X0XXX
B
: XXXX
H
(Compare value)
: XXXXXXXXX
B
(non-overlap timing setting)
: XXXXXX00
B
(DTTI input and 8-bit timer count clock setting)
“X” must be set according to the operation.
CPCLR
OSC0~5
DTCR0~2
: XXXX
H
(Cycle setting)
: ---1XXXXXXXX--11
B
: 00000100
B
Count
Value
RT1
U
X
one machine cycle
one machine cycle
TMRR set value
Pin name
Output signal
U
Signal with delay is applied at RT1 rising edge
V
Signal with delay is applied at RT3 rising edge
W
Signal with delay is applied at RT5 rising edge
X
Signal with delay is applied at RT1 falling edge
Y
Signal with delay is applied at RT3 falling edge
Z
Signal with delay is applied at RT5 falling edge
相關(guān)PDF資料 |
PDF描述 |
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