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參數(shù)資料
| 型號： | MB90F562 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁數(shù)： | 391/581頁 |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90F562 |
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MB90560 series
CHAPTER 13 UART
367
Table 13.4-3
Functions of each bit of serial status register (SSR0/1)
NO.
Bit name
Function
bit15
PE: Parity error flag
bit
This bit is set to “1” when a parity error occurs during reception and is cleared
when “0” is written to the REC bit of the serial control register (SCR0/1).
A reception interrupt request is generated when this bit and the RIE bit are “1”.
Data in serial input data register (SIDR0/1) is invalid when this flag is set.
bit14
ORE: Overrun error
flag bit
This bit is set to “1” when an overrun error occurs during reception and is cleared
when “0” is written to the REC bit of the serial control register (SCR0/1).
A reception interrupt request is generated when this bit and the RIE bit are “1”.
Data in the serial input data register (SIDR0/1) is invalid when this flag is set.
bit13
FRE: Framing error
flag bit
This bit is set to “1” when a framing error occurs during reception and is cleared
when “0” is written to the REC bit of the serial control register (SCR0/1).
A reception interrupt request is generated when this bit and the RIE bit are “1”.
Data in the serial input data register (SIDR0/1) is invalid when this flag is set.
bit12
RDRF: Receive data
full flag bit
This flag indicates the status of the input data register (SIDR0/1).
This bit is set to “1” when receive data is loaded into SIDR0/1 and is cleared to “0”
when serial input data register SIDR0/1 is read.
A reception interrupt request is generated when this bit and the RIE bit are “1”.
bit11
TDRE: Transmission
data empty flag bit
This flag indicates the status of output data register (SODR0/1).
This bit is cleared to “0” when transmission data is written to SODR0/1 and is set
to “1” when data is loaded into the transmission shift register and transmission
starts.
A transmission interrupt request is output when this bit and the RIE bit are “1”.
<Caution>
This bit is set to “1” (SODR0/1 empty) as its initial value.
bit10
BDS: Transfer
direction selection bit
This bit selects whether to transfer serial data from the least significant bit (LSB
first, BDS=0) or the most significant bit (MSB first, BDS=1).
<Caution>
The high-order and low-order sides of serial data are interchanged with each
other during reading from or writing to the serial data register. If this bit is set to
another value after the data is written to the SDR register, the data becomes
invalid.
bit9
RIE: Reception
interrupt request
enable bit
This bit enables or disables reception interrupt request to the CPU.
A reception interrupt request is generated when this bit and the receive data flag
bit (RDRF) are “1” or this bit and one or more error flag bits (PE, ORE, and FRE)
are “1”.
bit8
TIE: Transmission
interrupt request
enable bit
This bit enables or disables transmission interrupt request o the CPU.
A transmission interrupt request is generated when this bit and the TDRE bit are
“1”.
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