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參數(shù)資料
| 型號(hào)： | MB90F562 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁(yè)數(shù)： | 264/581頁(yè) |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90F562 |
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240
CHAPTER 10 WATCHDOG TIMER
MB90560 series
10.3 Watchdog Timer Control Register (WDTC)
The watchdog timer control register (WDTC) activates and clears the watchdog timer,
and displays the reset cause.
I
Watchdog timer control register (WDTC)
Figure 10.3-1 shows the watchdog timer control register (WDTC); Table 11.3-1 describes the
function of each bit of the watchdog timer control register (WDTC).
Figure 10.3-1 Watchdog timer control register (WDTC)
The interval becomes 3.5 to 4.5 times longer than the count clock (timebase timer output
value) cycle. For details, see Section 11.4, "Operation of the Watchdog Timer."
Address
0000A8
H
Initial value
XXXXX111
B
PONR
WRST ERST SRST WTE
WT1
WT0
(TBTC)
WT1
WT0
Interval selection bit (for 4 MHz HCLK)
Interval
Minimum
Maximum
Oscillation clock
cycle count
0
0
0
Approx. 3.58 ms
Approx. 4.61 ms
Power-on
Watchdog timer
External pin (RSTX input)
RST bit (software reset)
2
14
±2
11
cycle
2
16
±2
13
cycle
2
18
±2
15
cycle
2
21
±2
18
cycle
Approx. 14.33 ms
HCLK: Oscillation clock
Approx. 18.3 ms
Approx. 57.23 ms
Approx. 73.73 ms
Approx. 458.75 ms Approx. 589.82 ms
1
1
0
1
1
WTE
0
- Activation of the watchdog timer
(At first write after reset)
- Clearing of the watchdog timer
(At second or subsequent write after reset)
No operation
1
Watchdog control bit
bit15
R
R
R
R
W
W
W
bit8
bit6
bit7
bit5
bit4
bit3
bit2
bit1
bit0
PONR
*
*
1
*
*
1
1
-
-
-
*
*
*
1
*
*
WRST ERST SRST
Reset cause bit
Reset cause
R: Read only
W: Write only
X: Undefined
- : The contents of the bit are not guaranteed.
*: Retains the previous status.
: Initial value
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