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參數(shù)資料
| 型號(hào)： | MB90F562 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁(yè)數(shù)： | 360/581頁(yè) |
| 文件大小： | 3144K |
| 代理商： | MB90F562 |
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336
CHAPTER 12 MULTI-FUNCTION TIMER
MB90560 series
I
Reload value and pulse width relation
The pulse width of the output is determined by multiplying “the reload register value + 1” by the count
clock cycle. Note that when the reload register value is “00
H
“ during 8-bit PPG operation or “0000
H
“
during 16-bit PPG operation, the pulse width is equivalent to one count clock cycle. In addition, note
that when the reload register value is “FF
H
“ during 8-PPG operation, the pulse width is equivalent to
256 count clock cycles. When the reload register value is “FFFF
H
“ during 16-bit PPG operation, the
pulse width is equivalent to 65,536 count clock cycles. The formula of pulse width calculation is given
below.
Note:
The above formula is for the positive output polarity. The
P
L
and
P
H
setting will be the other
way around when negative polarity is used.
I
Count clock selection
The count clock used for the operation of this block is supplied from a machine clock or time base
timer. The count clock can be selected from 8 types.
The count clock for ch 0 PPG timer is selected by setting bit 4 to 2 (PC02 to 0) of the PCS01 register
and the count clock for ch1 PPG timer is selected by setting bit 7 to 5 (PC12 to 0) of the PCS01
register.
The clock is selected from 1/64 to 1 times of the machine clock and time base timer input.
However, in 8 + 8-bit PPG mode or 16-bit PPG mode, the ch1 PPG timer is operated by receiving a
count clock from ch0 PPG timer. Therefore bit 7 to 5 (PC12 to 0) of the PCS01 register are invalid.
Note:
When the time base counter input is used, the first count cycle after a trigger or a stop may be
shifted. The cycle may also be shifted if the time base counter is cleared during operation of
this module.
In 8 + 8-bit PPG mode, if ch1 is activated while ch0 is in operation and ch1 is stopped, the first
count cycle may be shifted.
L
H :
T :
P
L
:
P
H
:
:
PRLL value
value
Input clock cycle
High pulse width
Low pulse width
P
L
= T x (L+1)
P
H
= T x (H+1)
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