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參數(shù)資料
| 型號： | MB90F562 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁數(shù)： | 573/581頁 |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90F562 |
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MB90560 series
APPENDIX C 512K-BIT FLASH MEMORY
549
G
Read/write access in normal mode
For a read/write access to flash memory in normal mode, the timing of the internal bus
access from the CPU is converted, in the flash memory interface circuit, into flash memory
access timing. In this mode, one read/write cycle completes in two internal machine clock
cycles.
For data access with LPM set to “0” in this mode, CEX goes "L" for every cycle. However, for
data access with LPM set to “1”, CEX goes "L" after the data decision of the data bus (D15 to
D00). Thus, the access timing is different. (When LPM is set to 1, the access time increases
and the CPU speed must be decelerated.)
Internal address bits 15 to 0 corresponds to AQ15 to 0 in flash memory mode on a one-to-
one basis, and internal data bits 15 to 0 correspond to DQ15 to 0 on a one-to-one basis. To
perform a write access to flash memory, the WE bit of the control status register must be set
to “1” in advance. The WE bit prevents the automatic algorithm from malfunctioning because
of an invalid write to flash memory caused by noise. Therefore, when no write access is
anticipated, the WE bit should be reset to “0”.
When LPM is “0”, no restrictions apply to read/write access to flash memory, the same as for
access to other types of memory, as long as the access time is within the range of the CPU
operation guarantee frequencies. When LPM is “1”, the CEX timing controls read/write
access and restricts the CPU operation frequencies. Therefore, to perform a read or write
access with LPM set to “1”, set the CPU operation frequency to 4 MHz or less.
I
Ready or Busy Signal
The 1M-bit flash memory uses the aforementioned hardware sequence flags, i.e., data polling
flag and toggle bit flag, to indicate whether the internal automatic algorithm is being executed
or is finished. In addition, this memory also has hardware signals, i.e., Ready and Busy
signals, available for the same purpose. The Ready and Busy signals operate differently,
depending on whether the CPU runs in flash memory mode or normal mode.
G
Flash memory mode
For a Ready or Busy signal, the RY or BYX signal from flash memory is asynchronously
supplied to the RY or BYX pin for the open drain output to the outside of the chip. When a
pull-up resistor is connected to VCC, several RY or BYX pins can be connected in parallel.
When the output of the RY or BYX pin is “0”, flash memory is busy writing or erasing. In this
state, no write or erase command can be accepted. When the RY or BYX pin is set to “1” by
the connection of an external pull-up resistor, flash memory is ready to accept a read, write,
or erase command. In erase temporary stop mode, the RY or BYX output is set to “1” by the
connection of an external pull-up resistor.
G
Normal mode
A Ready or Busy signal is supplied as an interrupt request signal to the CPU via the flash
memory interface circuit. An interrupt request is sent to the CPU when the state of flash
memory changes from busy to ready while the INTE bit of the control status register (FMCS)
is “1”. No interrupt request is sent to the CPU even if the state of flash memory changes as
above if the INTE bit of the FMCS register is “0”. Clearing the RDYINT bit of the FMCS
register to “0” after an interrupt request is issued to the CPU cancels the interrupt request to
the CPU. This action also resets the INTE bit of the FMCS register to “0”.
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