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參數(shù)資料
| 型號(hào)： | MB90F562 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁數(shù)： | 217/581頁 |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90F562 |
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MB90560 series
CHAPTER 8 I/O PORTS
193
G
Port operation after a reset
When the CPU is reset, the DDR2 register is initialized to “0”. As a result, the output buffer is
turned off (I/O mode changes to input), the pins are placed in a high impedance state.
The PDR2 register is not initialized when the CPU is reset. To use the port in output mode,
therefore, output mode must be specified in the DDR2 register after the output data is set in
the PDR2 register.
G
Port operation in stop or time-base timer mode
If the pin state setting bit (SPL) in the low-power mode control register (LPMCR) is already “1”
when the CPU is shifted to stop or time-base timer mode, the port pins are placed in a high-
impedance state. This is because the output buffer is turned off forcibly regardless of the value
in the DDR2 register.
<Caution>
Note that the inputs are fixed at a certain level to prevent leakage due to an open circuit.
Table 8.5-4 lists the states of the port 2 pins.
Table 8.5-4 States of port 2 pins
SPL : Pin state setting bit of low-power mode control register (LPMCR)
Hi-z : High impedance
Pin
Normal operation
Sleep mode
Stop mode or
time-base timer
mode (SPL = 0)
Stop mode or
time-base
timer mode
(SPL = 0)
Stop mode or time-
base timer mode
(SPL = 1)
P20/INT0~
P27/IN3
General-purpose I/O
port
General-purpose I/O
port
General-purpose I/O
port
Input enabled/
output in Hi-z
Input shut down/output
in Hi-z
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| MB90560 | Hex Schmitt-trigger Inverters 20-LCCC -55 to 125 |
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| MB90F568PFM | 16-bit Proprietary Microcontrollers |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| MB90F583BPMC-GE1 | 制造商:FUJITSU 功能描述: |
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