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參數(shù)資料
| 型號(hào)： | MB90F562 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁(yè)數(shù)： | 12/581頁(yè) |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90F562 |
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x
MB90560 series
Figure 2.8-1
Location and configuration of the general-purpose register banks in the memory space .... 56
Figure 2.9-1
Interrupt/hold suppression .................................................................................................... 64
Figure 2.9-2
Interrupt/hold suppression instructions and prefix codes ..................................................... 65
Figure 2.9-3
Consecutive prefix codes ..................................................................................................... 65
Figure 3.3-1
Block diagram of internal reset ............................................................................................. 72
Figure 3.3-2
Block diagram of internal reset for external pin .................................................................... 73
Figure 3.4-1
Reset operation flow ............................................................................................................. 74
Figure 3.4-2
Transfer of reset vector and mode data ............................................................................... 75
Figure 3.5-1
Block diagram of reset cause bits ......................................................................................... 76
Figure 3.5-2
Configuration of reset cause bits (watchdog timer control register) ..................................... 77
Figure 4.1-1
Clock supply map ................................................................................................................. 83
Figure 4.2-1
Block diagram of the clock generator ................................................................................... 84
Figure 4.3-1
Configuration of the clock selection register (CKSCR) ......................................................... 86
Figure 4.4-1
Status change diagram for machine clock selection ............................................................ 89
Figure 4.5-1
Operation when oscillation starts .......................................................................................... 90
Figure 4.6-1
Example of connecting a crystal or ceramic oscillator to the microcontroller ....................... 91
Figure 4.6-2
Example of connecting an external clock to the microcontroller ........................................... 91
Figure 5.1-1
CPU operating modes and current consumption .................................................................. 94
Figure 5.2-1
Block diagram of the low power consumption control circuit ................................................ 96
Figure 5.3-1
Configuration of the low power consumption mode control register (LPMCR) ..................... 98
Figure 5.4-1
Clock pulses during CPU intermittent operation ................................................................. 102
Figure 5.5-1
Release of sleep mode for an interrupt .............................................................................. 105
Figure 5.5-2
Release of PLL sleep mode (by external reset) ................................................................. 106
Figure 5.5-3
Release of timebase timer mode (by an external reset) ..................................................... 109
Figure 5.5-4
Release of stop mode (by external reset) ........................................................................... 111
Figure 5.6-1
Status change diagram ....................................................................................................... 112
Figure 6.1-1
Overall flow of interrupt operation ....................................................................................... 121
Figure 6.3-1
Interrupt control registers (ICR00 to ICR15) during writing ................................................ 126
Figure 6.3-2
Interrupt control registers (ICR00 to ICR15) during reading ............................................... 127
Figure 6.3-3
Configuration of interrupt control registers (ICR) ................................................................ 128
Figure 6.4-1
Hardware interrupt request while writing to the peripheral function
control register area ............................................................................................................ 134
Figure 6.4-2
Hardware interrupt operation .............................................................................................. 137
Figure 6.4-3
Flow of interrupt processing ............................................................................................... 138
Figure 6.4-4
Procedure for using hardware interrupts ............................................................................ 139
Figure 6.4-5
Example of multiple interrupts ............................................................................................ 141
Figure 6.4-6
Interrupt processing time .................................................................................................... 142
Figure 6.5-1
Software interrupt operation ............................................................................................... 145
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