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參數(shù)資料
| 型號： | MB90F562 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁數(shù)： | 153/581頁 |
| 文件大小： | 3144K |
| 代理商： | MB90F562 |
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MB90560 series
CHAPTER 6 INTERRUPTS
129
Table 6.3-2 Correspondence between the interrupt level setting bits and interrupt levels
G
Extended intelligent I/O service (EI
2
OS) enable bit (ISE)
If this bit is “1” when an interrupt request is generated, EI
2
OS is activated. If this bit is “0” when
an interrupt request is generated, the interrupt sequence is activated. When the EI
2
OS
termination condition is met (when the S1 and S0 bits are not 00
B
), the ISE bit is cleared. If the
corresponding peripheral function does not have the EI
2
OS function, the ISE bit must be set to
“0” by software. The ISE bit is initialized to “0” by a reset.
G
Extended intelligent I/O service (EI
2
OS) channel selection bits (ICS3 to ICS0)
These write-only bits specify the EI
2
OS channel. The EI
2
OS descriptor address is determined
based on the value set here. The ICS bit is initialized to “0000
B
“by a reset.
Table 6.3-3 shows the correspondence between the EI
2
OS channel selection bits and descriptor
addresses.
Table 6.3-3 Correspondence between the EI
2
OS channel selection bits and
descriptor addresses
IL2
IL1
IL0
Interrupt level
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0 (highest priority)
6 (lowest priority)
7 (no interrupts)
ICS3
ICS2
ICS1
ICS0
Selected channel
Descriptor address
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
2
3
4
5
6
7
8
9
000100
H
000108
H
000110
H
000118
H
000120
H
000128
H
000130
H
000138
H
000140
H
000148
H
000150
H
000158
H
000160
H
000168
H
000170
H
000178
H
10
11
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相關(guān)PDF資料 |
PDF描述 |
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