參數(shù)資料
型號(hào)： MB90F562
廠(chǎng)商： Fujitsu Limited
英文描述： Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125
中文描述： 16位微控制器
文件頁(yè)數(shù)： 132/581頁(yè)
文件大?。?/td> 3144K
代理商： MB90F562
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108
CHAPTER 5 LOW POWER CONSUMPTION MODE
MB90560 series
5.5
5.5.2 Timebase timer mode
Standby Mode
Timebase timer mode causes the microcontroller operation to stop except the source
oscillation and the timebase timer. All functions other than timebase timer are
deactivated.
I
Switching to timebase timer mode
When “1” is written to the STP bit of the low power consumption mode control register (LPMCR)
in PLL clock mode (MCS of CKSCR = 0), switching to timebase timer mode occurs. Also, in
main clock mode (MCS of CKSCR = 1), writing “0” to the MCS bit of the clock selection register
(CKSCR) and “1” to the STP bit of LPMCR triggers switching to timebase timer mode.
G
Data retention function
In timebase timer mode, the contents of dedicated registers, such as accumulators and internal
RAM, are retained.
G
Operation during an interrupt
Writing “1” to the STP bit of LPMCR during an interrupt request does not trigger switching to
timebase timer mode.
G
Status of pins
Before switching to timebase timer mode, the SPL bit of LPMCR controls external I/O pins to
either retain the pervious state or go to high-impedance.
I
Release of timebase timer mode
The low power consumption control circuit is used to release timebase timer mode. Release is
caused by input of a reset or an interrupt. If timebase timer mode is released by a reset, the
microcontroller is placed in the reset state after its release from timebase timer mode.
For return to normal mode from timebase timer mode, the low power consumption control circuit
releases timebase timer mode. The microcontroller then enters the PLL clock oscillation
stabilization wait state. If the PLL clock is not used, change the MCS bit of CKSCR to 1 with the
instruction that is executed immediately after the reset or return from the interrupt.
G
Return to normal mode by a reset
If timebase timer mode is released by a reset, the microcontroller is placed in the reset state
after release from timebase timer mode.
G
Return to normal mode by an external reset
Since an external reset does not initialize the MCS bit of the clock selection register (CKSCR) to
1, PLL clock mode remains selected (MCS of CKSCR = 0). If the reset period is shorter than the
PLL clock oscillation stabilization wait period, the reset sequence proceeds using the main clock.
Figure 5.5-3 shows the operation for return to normal mode from timebase timer mode triggered
by an external reset.
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