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參數(shù)資料
| 型號(hào)： | MB90F562 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁(yè)數(shù)： | 135/581頁(yè) |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90F562 |
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MB90560 series
CHAPTER 5 LOW POWER CONSUMPTION MODE
111
I
Release of stop mode
The low power consumption control circuit is used release stop mode. The release is caused by
input of a reset or by an interrupt.
Because the oscillation of the operating clock is stopped before return to normal mode from stop
mode, the low power consumption control circuit puts the microcontroller into the oscillation
stabilization wait state, then releases stop mode.
G
Return to normal mode by a reset
When stop mode is released by a reset cause, the microcontroller is placed in the oscillation
stabilization wait and reset state after release from stop mode. The reset sequence proceeds
after the oscillation stabilization wait interval has elapsed.
G
Return to normal mode by a interrupt
If an interrupt request of level 7 or higher is issued from a peripheral circuit during stop mode
(when IL2, IL1, and IL0 of the interrupt control register (ICR) are set to a value other than
“111
B
”), the low power consumption control circuit releases stop mode. After release, the CPU
handles the interrupt in a normal manner. However, the CPU starts after the main clock
oscillation stabilization wait interval specified by the WS1 and WS0 bits of the clock selection
register (CKSCR) has elapsed. The CPU executes processing according to the settings of the I
flag of the condition code register (CCR), interrupt level mask register (ILM), and interrupt control
register (ICR). If the interrupt is accepted, the CPU executes interrupt processing. If the interrupt
is not accepted, the CPU resumes the execution with the instruction that follows the instruction in
which switching to stop mode was specified.
<Check>
When interrupt processing is executed normally, the CPU first executes the instruction that
follows the instruction in which switching to stop mode was specified. The CPU then
proceeds to interrupt processing.
Figure 5.5-4 shows the operation of return to normal mode from stop mode.
Figure 5.5-4 Release of stop mode (by external reset)
RST pin
Stop mode
Main clock
PLL clock
CPU clock
CPU operation
Oscillation stabilization wait
Oscillating
Inactive
Inactive
Main clock
Reset sequence
Execution
Reset released.
Stop mode released.
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