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參數(shù)資料
| 型號： | MB90F562 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁數(shù)： | 110/581頁 |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90F562 |
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86
CHAPTER 4 CLOCKS
MB90620 series
4.3
Clock Selection Register (CKSCR)
The clock selection register (CKSCR) is used to switch between the main clock and a
PLL clock, to select an oscillation stabilization wait interval, and to select a PLL clock
multiplier.
I
Configuration of the clock selection register (CKSCR)
Figure 4.3-1 shows the configuration of the clock selection register (CKSCR); Table 4.3-1
describes the function of each bit of the clock selection register (CKSCR).
Figure 4.3-1 Configuration of the clock selection register (CKSCR)
<Check>
If the machine clock selection bit is not set, the main clock is used as the machine clock.
MCM
0
1
MCS
0
1
RESV
1 must always be written to these bits.
WS1 WS0
0
0
1
1
0
1
0
1
CS1
17
2
/ HCLK (Aprox. 32.768ms)
15
2
/ HCLK (Aprox. 8.19ms)
13
2
/ HCLK (Aprox. 2.05ms)
CS0
Multiplier selection bits
The resulting clock frequency is shown in parenthness
Oscillation stabilization wait interval selection bits
The corresponding time interval for an oscillation clock
frequency of 4 MHz is given in parentheses.
Machine clock selection bit
PLL clock selected.
Main clock selected.
0
0
1
1
0
1
0
1
1 x HCLK (4MHz)
2 x HCLK (8MHz)
3 x HCLK (12MHz)
4 x HCLK (16MHz)
No oscillation stabilization wait interval
Machine clock indication bit
A PLL clock is used as the machine clock.
The main clock is usedas the machine clock.
Reserved bit
HCLK: Oscillation clock frequency
R/W: Read/write
R: Read only
- : Unused
: Initial value
WS0
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
bit7
bit0
(LPMSR)
RESV
CS1
CS0
MCS
RESV
MCM WS1
R/W
Address
0000A1
H
Initial value
11111100
B
R/W
R/W
R/W
R
R/W
R/W
R/W
相關(guān)PDF資料 |
PDF描述 |
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