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參數(shù)資料
| 型號(hào)： | MB90F562 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁(yè)數(shù)： | 101/581頁(yè) |
| 文件大小： | 3144K |
| 代理商： | MB90F562 |
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MB90560 series
CHAPTER 3 RESETS
77
I
Correspondence between reset cause bits and reset causes
Figure 3.5-2 shows the configuration of the reset cause bits of the watchdog timer control
register (WDTC). Table 3.5-1 maps the correspondence between the reset cause bits and reset
causes.
Figure 3.5-2 Configuration of reset cause bits (watchdog timer control register)
Table 3.5-1 Correspondence between reset cause bits and reset causes
*:Previous state retained
X:Undefined
I
Notes about reset cause bits
G
Multiple reset causes generated at the same time
When multiple reset causes are generated at the same time, the corresponding reset cause bits
of the watchdog timer control register (WDTC) are set to “1”.
If, for example, an external reset request via the RSTX pin and the watchdog timer overflow
occur at the same time, both the ERST bit and the WRST bit are set to “1”.
G
Power-on reset
For a power-on reset, the PONR bit is set to “1”, but all other reset cause bits are undefined.
Consequently, program the software so that it will ignore all reset cause bits except the PONR
bit if it is “1”.
G
Clearing the reset cause bits
The reset cause bits are cleared only when the watchdog timer control register (WDTC) is read.
Once a reset is occurred, the corresponding reset cause bit remains to “1”, even though another
reset cause is occurred.
Reset cause
PONR
WRST
ERST
SRST
Power-on reset
Watchdog timer overflow
External reset request via RST pin
Software reset request
1
*
*
*
X
1
*
*
X
*
1
*
X
*
*
1
PONR
-
WRST ERST SRST
WTE WT1 WT0
R
-
R
R
R
W
W
W
R
:
Read only
W
:
Write only
X
:
Undefined
Address
Initial value
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
bit15
bit8
(TBTC)
Watchdog timer control register (WDTC)
0000A8
H
1XXXXXXX
B
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