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參數(shù)資料
| 型號： | MB90F562 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁數(shù)： | 262/581頁 |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90F562 |
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238
CHAPTER 10 WATCHDOG TIMER
MB90560 series
10.1 Overview of the Watchdog Timer
The watchdog timer is a 2-bit counter that uses the timebase timer supply clock as the
count clock. After activation, if the watchdog timer is not cleared within a given time,
the CPU is reset.
I
Watchdog timer function
The watchdog timer is a counter for handling program crashes. Once the watchdog timer is
activated, it must be regularly cleared within a given time. If the program results in an endless
loop and the watchdog timer is not cleared over a given time, a watchdog reset is generated for
the CPU.
Table 10.1-1 lists the watchdog timer intervals. If the watchdog timer is not cleared, a watchdog
reset is generated between the minimum time and maximum time. Clear the counter within the
minimum time listed in this table.
Table 10.1-1 Intervals for the watchdog timer
*1 Value during operation of the 4 MHz oscillation clock
The maximum and minimum watchdog timer intervals and the oscillation clock cycle count
depend on the clear timing.
The interval is 3.5 to 4.5 times longer than the cycle of the count clock (timebase timer supply
clock).
See Section 11.4, "Operation of the Watchdog Timer."
<Check>
The watchdog counter consists of a 2-bit counter that uses the carry signals of the timebase
timer as count clocks. Therefore, if the timebase timer is cleared, the watchdog reset
generation time may become longer than the time set.
<Reference>
At activation, the watchdog timer is initialized by a power-on or watchdog reset, and is placed
in stopped status. The watchdog timer is cleared by an external pin reset, software reset,
writing to the WTE bit (watchdog timer control register), sleep mode, transition to stop mode,
or the hold acknowledge signal. It is not stopped, however.
Interval
Minimum (*1)
Maximum (*1)
Oscillation clock cycle count
Approx. 3.58 ms
Approx. 4.61 ms
2
14
±2
11
cycle
Approx. 14.33 ms
Approx. 18.3 ms
2
16
±2
13
cycle
Approx. 57.23 ms
Approx. 73.73 ms
2
18
±2
15
cycle
Approx. 458.75 ms
Approx. 589.82 ms
2
21
±2
18
cycle
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB90V560 | 16-BIT MICROCONTROLLER |
| MB90560 | Hex Schmitt-trigger Inverters 20-LCCC -55 to 125 |
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| MB90F568PFM | 16-bit Proprietary Microcontrollers |
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