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參數(shù)資料
| 型號： | TMXF28155 |
| 英文描述： | TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1 |
| 中文描述： | TMXF28155超級映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1 |
| 文件頁數(shù)： | 471/606頁 |
| 文件大?。?/td> | 9520K |
| 代理商： | TMXF28155 |
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Preliminary Data Sheet
May 2001
TMXF28155/51 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
471
Agere Systems Inc.
20 M13/M23 MUX/DeMUX Block Functional Description
(continued)
The values of M13_DS1_FEAC_LB_DETx and M13_DS3_FLB_DET bits are not changed if an activate or deacti-
vate control signal is accepted, but the next code word to be accepted is not a channel indication control signal
(010011, 011011, or 100001 through 111100).
Alarm, Status, or Unassigned Signals.
If a FEAC signal is accepted that is not a loopback activate (000111),
deactivate (011100), or channel indication (010011, 011011, or 100001 through 111100) signal, the M13 will set
bits M13_RFEAC_CODE[5:0] = x5x4x3x2x1x0 and M13_RFEAC_ALM_INT (
Table 217
) to 1.
Control Signals.
EAC control signals are defined for activating or deactivating a loopback. If a loopback activate
(000111), deactivate (011100), or channel indication (010011, 011011, or 100001 through 111100) is accepted,
the M13 will set bits M13_RFEAC_CODE[5:0] (
Table 252
) = x5x4x3x2x1x0 and M13_RFEAC_LB_INT (
Table 217
)
to 1.
If a loopback activate (000111), followed by the all-DS1 channels indication (010011) is accepted, the device sets
all M13_DS1_FEAC_LB_DETx (
Table 251
) bits. All M13_DS1_FEAC_LB_DETx bits are cleared if a loopback
deactivate (011100), followed by the all-DS1 channels indication, is accepted.
If a loopback activate (000111), followed by the DS3 indication (011011) is accepted, the device sets the
M13_DS3_FLB_DET (
Table 251
) bit. The M13_DS3_FLB_DET bit is cleared if a loopback deactivate (011100), fol-
lowed by the DS3 indication, is accepted.
Similarly, if the M13 accepts an activate or deactivate control signal followed by a DS1 channel indication (100001
through 111100), it sets or clears the M13_DS1_FEAC_LB_DETx bit, where x is equal to the binary value of
x5x4x3x2x1x0.
Terminal-to-Terminal Path Maintenance Data Link.
C bits 13, 14, and 15 can be used as a 28.2 kbit/s data link.
These bits are available directly at device output pin RDLDATA (H22). The M13 also contains an internal HDLC
receiver for processing the received data link bits.
HDLC Receiver.
The internal HDLC receiver circuitry is composed of a 128-byte FIFO, a CRC-16 frame check
sequence (FCS) error detector, and control circuits.
The HDLC receiver searches for flag bytes (01111110) and processes the bits received between flag bytes as fol-
lows. The receiver removes zeros that immediately follow any sequence of five consecutive ones. Sequences of
8 bits after zero destuffing are grouped into bytes and written into the FIFO.
As bytes are received, the CRC-16 value, based on the ITU-T polynomial, is calculated. When the closing flag is
received, the receiver checks that the received FCS in the final 2 bytes matches the calculated CRC-16. If
M13_RDL_FCS = 1 (
Table 287
) and the FCS does not match, M13_RDL_FCS_ERR (
Table 253
) is set. If
M13_RDL_FCS = 0, M13_RDL_FCS_ERR
is held reset at 0. M13_RDL_FCS bit also determines whether or not
the final 2 bytes of the frame are written into the FIFO. They are written into the FIFO only when
M13_RDL_FCS = 0.
The receiver allows frames to be sent back-to-back with the closing flag of one frame shared as the opening flag of
the next frame. If fewer than three complete destuffed bytes are received between flag bytes, the receiver ignores
the data and writes nothing into the FIFO.
FIFO Usage.
The FIFO is large enough to hold one full and two partial standard DS3 LAPD frames of 79 bytes. In
case shorter frames are being transmitted, the M13 can keep track of up to four frames in the FIFO that have not
been read.
The receive data-link frame interrupt bit, M13_RDL_FRM_INT (
Table 217
), is set when a frame closing flag or an
abort byte is received. The M13_RDL_FIFO_UF (
Table 225
) bit is set if the buffer underflows, and the
M13_RDL_FIFO_AF (
Table 225
) bit is set if the buffer reaches a provisionable fill level. The fill level can be set to
16 bytes (M13_RDL_FILL[1:0] = 00 (
Table 287
)), 32 bytes (M13_RDL_FILL[1:0] = 01), 64 bytes
(M13_RDL_FILL[1:0] = 10), or 96 bytes (M13_RDL_FILL[1:0] = 11).
The user may read bytes from the FIFO through register M13_RDL_DATA_R (
Table 254
). The portion of the earli-
est frame still in the FIFO can be deleted by setting M13_RDL_FRM_CLR (
Table 258
) to 1. (This is normally done
to purge a corrupted or aborted frame.) The user must reset M13_RDL_FRM_CLR before another frame can be
deleted. If M13_RDL_FRM_CLR is set before the closing flag of the frame currently being read from the FIFO has
been received, all subsequent bytes of the frame will be discarded without being written into the FIFO.
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