參數(shù)資料
型號(hào)： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級(jí)映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁數(shù)： 441/606頁
文件大小： 9520K
代理商： TMXF28155
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Preliminary Data Sheet
May 2001
TMXF28155/51 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
441
Agere Systems Inc.
19 VT/TU Mapper Functional Description
(continued)
19.14.1 Input Selector (INSEL)
The INSEL logic block (in
Figure 39 on page429
) will perform loss of clock (LOC), AIS, and loss of frame sync
detection. The following features will be implemented:
I
The incoming DS1/E1 signal will be retimed immediately using the selected DS1/E1 clock edge
(VT_TX_CLKEDGE[1
—
28] (
Table 198
)). If VT_TX_CLKEDGE[1
—
28] = 1, the rising edge of the incoming
DS1/E1 CLOCK is used to retime the signal; otherwise, the falling edge is used.
I
The incoming DS1/E1 signals will be checked for a digital loss of clock (LOC) condition and reported with bit
VT_TX_LOC[1
—
28] (
Table 179
). Any change in state of VT_TX_LOC[1
—
28] will be reported to the microproces-
sor via bit VT_TX_LOC_D[1
—
28] (
Table 171
). Unless the VT_TX_LOC_M[1
—
28] (
Table 175
) mask bit is set,
VT_TX_LOC_D = 1 will generate an interrupt.
I
If LOC is detected (VT_TX_LOC[1
—
28] = 1), DS1/E1 AIS will be inserted in the appropriate transmit path VT.
DS1/E1 AIS consists of a valid VT/TU pointer, valid VT/TU overhead, and an all ones payload.
I
In the byte-synchronous mode, the incoming DS1/E1 frame sync is monitored for the loss of frame sync condi-
tion (LOFS) and reported in bit VT_LOFS[1
—
28] (
Table 179
). In frame sync, (VT_LOFS[1
—
28] = 0) is declared
following three consecutive valid frame sync pulses (375 μs). Loss of frame sync (VT_LOFS[1
—
28] = 1) is
declared following six consecutive frame sync mismatches (750 μs). Any change in state of VT_LOFS[1
—
28] will
be reported in bit VT_LOFS_D[1
—
28] (
Table 171
). Unless the VT_LOFS_M[1
—
28] (
Table 175
) mask bit is set,
VT_LOFS_D[1
—
28] = 1 will generate an interrupt.
I
If LOFS is detected (VT_LOFS[1
—
28] = 1), AIS-V is inserted in the appropriate VT location. AIS-V consists of
writing an all ones pattern into the entire VT, including V1~4.
I
The incoming DS1/E1 signal will be checked for the AIS condition and reported in bit VT_TX_AIS[1
—
28]
(
Table 179
). Any change in state of VT_TX_AIS[1
—
28] is reported in bit VT_TX_AIS_D[1
—
28] (
Table 171
).
Unless the VT_TX_AIS_M[1
—
28] (
Table 175
) mask bit is set, VT_TX_AIS_D[1
—
28] = 1 will generate an inter-
rupt.
I
If the incoming data is DS1, AIS will be declared if there are less than nine zeros out of 8192 clock periods. If the
incoming data is E1, AIS will be declared if there are less than three zeros in each of two consecutive 512-bit
periods and cleared when each of two consecutive 512-bit periods contain more than two zeros.
Transmit mapping modes are shown in
Table 558
below.
Table 558. Transmit VT/TU Mapping Selection per Channel, VT_TX_MAPTYPE[1
—
28][3:0]
VT_TX_MAPTYPE[1
—
28][3:0]
(See
Table 198
.)
0
0
0
0
0
0
0
0
0
1
0
1
0110
—
0111
1
0
1
0
1
0
1011
—
1111
Description
0
0
1
1
0
0
0
1
0
1
0
1
Asynchronous VT1.5/TU-11 (DS1 input).
Asynchronous VT2/TU-12 (E1 input).
Byte synchronous VT1.5/TU-11 (DS1 input).
Byte synchronous VT2/TU-12 (E1 input).
Bit synchronous VT1.5/TU-11 (DS1 input).
Bit synchronous VT2/TU-12 (E1 input).
Undefined, generates VT1.5/TU-11 UNEQ-V.
Asynchronous VT2/TU-12 (DS1 input).
Byte synchronous VT2/TU-12 (DS1 input).
Bit synchronous VT2/TU-12 (DS1 input).
Undefined, generates VT2/TU-12 UNEQ-V.
0
0
1
0
1
0
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