參數(shù)資料
型號(hào)： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級(jí)映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁數(shù)： 389/606頁
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代理商： TMXF28155
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Preliminary Data Sheet
May 2001
TMXF28155/51 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
389
Agere Systems Inc.
17 TMUX Functional Description
(continued)
An event indication TMUX_TPOAC_PE (
Table 80 on page78
), interrupt mask bit TMUX_TPOAC_PM (
Table 84 on
page 87
),
is provided to indicate parity errors for the POAC channel. Odd (logic 0)/even (logic 1) parity is checked
and is configured with TMUX_TPOAC_OEPMON (
Table 117 on page113
).
Table 531
summarizes the insertion options for the specified overhead bytes for POAC. The TMUX allows a fixed
default value (all zeros or all ones) to be inserted on
the corresponding POAC value. All control signals are active-
high.
Table 531. TPOAC Control Bits
17.6.4 AIS Path Generation
Path AIS is specified as all ones in the entire STS-1 signal before scrambling, excluding the transport overhead
(section and line overhead).
Path AIS can be inserted for each STS-1 in the STS-3 using register bits, TMUX_TLS_PAISINS[3:1] (
Table 105 on
page 102
).
17.6.5 J1 Insert Control
A 64-byte sequence stored in TMUX_TJ1DINS[1
—
3][1
—
64][7:0] (
Table 140 on page123
,
Table 141
, and
Table 142
)
,
will be inserted into the outgoing J1 byte if TMUX_THSJ1INS (
Table 108 on page105
) is set to 1. Oth-
erwise, the associated POAC value is inserted when TMUX_TPOAC_J1 (
Table 118 on page 115
) is a logic 1, or
the default value is inserted when TMUX_TPOAC_J1 is logic 0.
17.6.6 B3 BIP-8 Calculation and Insert
The B3 bytes are allocated for a path overhead error monitoring function. This function will be a bit interleaved par-
ity 8 code (BIP-8) using even parity. The BIP-8 is computed before scrambling over all bits of the previous STS-1
frame except for the first three columns consisting of the section and line overhead and is placed in byte B3 of the
current frame, also before scrambling.
A bit error rate can be inserted on any B3 byte with TMUX_THSB3ERRINS[1
—
3] (
Table 115 on page112
) and
microprocessor interface block SMPR_BER_INSRT (
Table 65 on page 66
) bit. When TMUX_THSB3ERRINS[1
—
3]
is asserted, the corresponding B3 byte is inverted each time the SMPR_BER_INSRT bit is asserted.
17.6.7 C2 Signal Label Byte Insert
When TMUX_THSC2INS[1
—
3]
= 1 (
Table 108 on page 105
), the value in TMUX_TC2INS[1
—
3][7:0]
(
Table 124 on
page 118
) is inserted into the C2 byte of the outgoing
signal. Otherwise, the associated POAC value is inserted
when TMUX_TPOAC_C2 = 1 (
Table 118 on page115
). If both TMUX_THSC2INS and TMUX_TPOAC_C2 = 0,
then the value inserted depends on the microprocessor interface block, SMPR_OH_DEFLT (
Table 67 on page68
)
bit value. If SMPR_OH_DEFLT
= 0, then all 0s are inserted. If SMPR_OH_DEFLT = 1, then all ones are inserted.
Overhead Bytes
Register Control Bits
Values
0 (Default Value)
SMPR_OH_DEFLT
(00000000/11111111)
1
J1
C2
F2
F3
K3
N1
TMUX_TPOAC_J1 (
Table 118
)
TMUX_TPOAC_C2 (
Table 118
)
TMUX_TPOAC_F2 (
Table 118
)
TMUX_TPOAC_F3 (
Table 118
)
TMUX_TPOAC_K3 (
Table 118
)
TMUX_TPOAC_N1 (
Table 118
)
TPOAC
Data
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