參數(shù)資料
型號： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁數(shù)： 264/606頁
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代理商： TMXF28155
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TMXF28155/51 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet
May 2001
264
Agere Systems Inc.
12 28-Channel Framer Registers
(continued)
Table 364. FRM_SGR6, Receive Signaling Global Register 6
Table 365. FRM_SGR7, Receive Signaling Global Register 7 (R/W)
Address
Bit
Name
Function
Reset
Default
0
0
0x80065
15:3
2
—
Reserved.
Reads 0.
FRM_R_COSDTHI
Receive Signaling Change of State FIFO Depth Threshold
Overflow Interrupt.
This interrupt status bit will be set when
the programmed threshold for the FIFO capacity has been
exceeded. This interrupt bit can be reset based on a clear-on-
read protocol, which is provisioned in the Super Mapper global
registers.
FRM_R_COSTTHI
Receive Signaling Change of State FIFO Timer Threshold
This interrupt status bit will be set when the pro-
grammed interrupt timer has expired and there are valid entries
in the FIFO to be processed. This interrupt bit can be reset
based on a clear-on-read protocol, which is provisioned in the
Super Mapper global registers.
FRM_R_COSOFI
Receive Signaling Change of State FIFO Overflow Inter-
rupt.
This interrupt status bit will be set when the signaling
change of state FIFO overflows. The contents of the FIFO will
be lost and programmed threshold for the FIFO capacity has
been exceeded. This interrupt bit can be reset based on a
clear-on-read protocol, which is provisioned in the Super Map-
per global registers.
1
0
0
0
Address
Bit
Name
Function
Reset
Default
0
1
0x80066
15:3
2
—
Reserved.
Reads 0.
Receive Signaling Change of State FIFO Depth Threshold
Overflow Interrupt Mask.
The corresponding interrupt status bit
will cause a processor interrupt if this bit is set to 0. The corre-
sponding interrupt status bit will be masked from causing a pro-
cessor interrupt if this bit is set to 1.
Receive Signaling Change of State FIFO Timer Threshold
Interrupt Mask.
The corresponding interrupt status bit will cause
a processor interrupt if this bit is set to 0. The corresponding
interrupt status bit will be masked from causing a processor inter-
rupt if this bit is set to 1.
Receive Signaling Change of State FIFO Overflow Interrupt
Mask.
The corresponding interrupt status bit will cause a proces-
sor interrupt if this bit is set to 0. The corresponding interrupt sta-
tus bit will be masked from causing a processor interrupt if this bit
is set to 1.
FRM_
R_COSDTHM
1
FRM_
R_COSTTHM
1
0
FRM_
R_COSOFM
1
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PDF描述
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