參數(shù)資料
型號(hào)： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁數(shù)： 17/606頁
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代理商： TMXF28155
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17
Agere Systems Inc.
Preliminary Data Sheet
May 2001
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
3 Pin Information
(continued)
Table 5. Telecom Bus (Low-speed I/O) Pin Description
Pin
Symbol
RLSDATA[7:0]
Type
—
I/O
I/O
Description
R1, R3, T4, T2,
T3, U4, U2, U3
Receive Low-speed Data (7:0),
Parallel Data Bus.
Used
to connect the downstream STS-1 signals from the master
to the slave devices. In master mode, RLSDATA is an out-
put bus, eight bits wide. It contains all the received data for
distribution to the two slave devices. Connect to
RLSDATA(7:0) on the slave devices. In slave mode, these
pins are inputs and should be connected to the
RLSDATA(7:0) outputs on the master. RLSDATA contains
three byte-interleaved STS-1 time slots. The slot used by
each SPE mapper in the slaves and the master device, is
determined by programing the SPE_RSTS3_TMSLOT reg-
ister bits.
Receive Low-speed Clock.
This is a
19.44 MHz or
6.48 MHz clock for the receive low speed data bits. In
19.44 MHz master mode, this is a 19.44 MHz clock output
for distribution to the two slave devices. Connect to
RLSCLK on the slaves. RLSCLK is an input signal on slave
devices.
V4
RLSCLK
—
I/O
Note:
As outputs, these pins have 6 mA drive capability.
Receive Low-speed Parity.
Receive data parity bit, may be
configured for odd or even parity generated on
RLSDATA(7:0). The default is odd parity; it may be set to
even by setting bit 2 of the register at 0x4001B an output in
master mode and an input in slave mode. Connect the
RSLPAR (output) on the master to The RLSPAR (input)
pins on the slaves.
Receive Low-speed SPE Marker.
Receive synchronous
payload envelope timing indicator. It is high, while there is
SPE data on the RLSDATA(7:0) output bus. Connect to
RLSSPE on the slaves. RLSSPE is an input on slave
devices.
Receive Low-speed J0/J1/V1 Marker.
On the master
device, this is an output that is high while J0-1, J1
(1, 2 and 3) and V1 (1, 2 and 3) bytes are present on the
RLSDATA bus. Connect to RLSJ0J1V1 on the slaves, which
is an input.
Receive Low-speed V1 Marker.
Receive V1 timing indica-
tor. On the master this is an output that is high while the V1
bytes (1, 2 and 3) are present on RLSDATA(7:0) output bus.
Connect to RLSV1 on the slaves.
V2
RLSPAR
—
I/O
V1
RLSSPE
—
I/O
V3
RLSJ0J1V1
—
I/O
W4
RLSV1
—
I/O
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PDF描述
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