參數(shù)資料
型號(hào)： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級(jí)映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁(yè)數(shù)： 393/606頁(yè)
文件大?。?/td> 9520K
代理商： TMXF28155
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Preliminary Data Sheet
May 2001
TMXF28155/51 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
393
Agere Systems Inc.
17 TMUX Functional Description
(continued)
Table 535
summarizes the insertion options for the specified overhead bytes for TOAC in full TOH access mode.
The TMUX allows a default value (all zeros if microprocessor interface block SMPR_OH_DEFLT = 0 (
Table 67 on
page 68
), and all ones if SMPR_OH_DEFLT = 1) to be inserted on the corresponding TOAC value. All control sig-
nals are active-high.
Table 535. TTOAC Control Bits in Full Access Mode
An event indication must be provided to indicate parity errors for the TOAC channel. Odd or even parity is checked
depending on TMUX_TTOAC_OEPMON (
Table 117 on page 113
); 0 selects odd parity and 1 selects even parity. A
parity error is reported in status register bit TMUX_TTOAC_PE (
Table 80 on pag e78
), and the interrupt is
maskable with TMUX_TTOAC_PM (
Table 84 on page87
).
17.6.17 Sync Status Byte (S1) Insert
When TMUX_THSS1INS = 1 (
Table 107 on page 103
), the value in TMUX_TS1INS[7:0] (
Table 112 on page 110
) is
inserted into the S1 byte of the outgoing signal; otherwise, the associated TOAC value is inserted when
TMUX_TTOAC_S1 = 1 (
Table 117 on pag e113
). If both TMUX_THSS1INS and TMUX_TTOAC_S1 are a logic 0,
then the value inserted depends on the value of the microprocessor interface block SMPR_OH_DEFLT (
Table 67
on page68
) bit. If SMPR_OH_DEFLT = 0, then all zeros are inserted. If SMPR_OH_DEFLT = 1, then all ones are
inserted.
17.6.18 REI-L: M1 Insert
For STS-3/STM-1 modes, the M1 byte is allocated for use as a line remote error indication (REI). For STS-1, bits 0
to 3 of the M0 byte are used. The M0 or M1 bytes convey the count of interleaved bit blocks that have been
detected in error by the line BIP-8 (B2) detector on the received signal.
This function can be inhibited by asserting TMUX_THSLREIINH (
Table 107 on page103
). A bit error in the M0/M1
byte can be inserted under user control. When TMUX_TLREIINS (
Table 115 on page112
) is asserted the corre-
sponding M0 or M1 byte will indicate one error each time the microprocessor interface block SMPR_BER_INSRT
(
Table 65
) bit is asserted.
The TMUX provides a protection switch MUX for REI-L insertion, controlled by TMUX_TLREIRDISEL (
Table 107
).
If TMUX_TLREIRDISEL = 1, then the REI-L value for insertion is taken from the value on the protection board
rather than from the receive side of the same TMUX.
17.6.19 APS Value and K2 Insert Control Parameters
When TMUX_THSAPSINS = 1 (
Table 107
), the K1 byte and the five most significant bits of the K2 byte are written
from TMUX_TAPSINS[12:0] (
Table 113
). When TMUX_THSAPSINS = 0, either all 0s or all ones will be written,
depending on the value of microprocessor interface block SMPR_OH_DEFLT (
Table 67
) bit.
Overhead Bytes
Register Control Bits
Value of the Register Control Bits
0 (Default Value)
SMPR_OH_DEFLT
(00000000 or 11111111)
1
E1
F1
TMUX_TTOAC_E1 (
Table 117
)
TMUX_TTOAC_F1 (
Table 117
)
TMUX_TTOAC_D1TO3 (
Table 117
)
TMUX_TTOAC_D4TO12 (
Table 117
)
TMUX_TTOAC_S1 (
Table 117
)
TMUX_TTOAC_E2 (
Table 117
)
TMUX_TTOAC_AVAIL (
Table 117
)
TOAC Data
D1
—
D3
D4
—
D12
S1
E2
All remaining bytes
in
Table 534
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PDF描述
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