參數(shù)資料
型號： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁數(shù)： 258/606頁
文件大小： 9520K
代理商： TMXF28155
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TMXF28155/51 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet
May 2001
258
Agere Systems Inc.
12 28-Channel Framer Registers
(continued)
Table 347. FRM_SYSGR1, System Interface Global Register 1 (R/W)
(continued)
Address
Bit
Name
Table 348. FRM_SYSGR2, System Interface Global Register 2 (R/W)
Function
Reset
Default
0
0x80050
7
FRM_AISLFA
System AIS on Loss of Frame Alignment.
0 = No action.
1 = System AIS is transmitted when the receive framer or the mapper
loss of frame alignment (MFA for DS1, BFA for CEPT) is detected.
FRM_AISCRCT
System AIS on CEPT Timer Expiration.
0 = No action.
6
1 = System AIS is transmitted when the receive framer loss of multiframe
alignment timer expiration is detected. (CEPT only.)
FRM_DNOTFAS
CEPT Dual Not FAS.
This bit is applicable in all system modes.
0
5
0 = FAS and NOTFAS time slots are transmitted to the system. The
receive system interface expects both FAS and NOTFAS time slots.
1 = NOTFAS is transmitted twice to the system (in the NOTFAS and FAS
time slots). The receive system expects time slots 0 to carry
NOTFAS that is repeated twice.
System Interface Transmit Frame Sync Clock Edge Select.
0
4
FRM_TFSCKE
0 = Transmit frame sync is sampled on the falling edge of transmit clock.
1 = Transmit frame sync is sampled on the rising edge of transmit clock.
In PSB mode, this bit also determines the clock edge used to drive
data. The sampling point of transmit frame sync defines the zero off-
set for CHI mode.
Frame Sync Polarity.
0
3
FRM_FSPOL
0 = Transmit and receive frame sync is active low.
1 = Transmit and receive frame sync is active-high.
Reserved.
Must write to 0.
0
2:0
—
0
Address
Bit
Name
Function
Reset
Default
0
0x80051
15
FRM_HWYENA
Transmit System Interface
Highway Enable.
0 = Transmit data is forced into a high-impedance state for all
transmitted time slots. Receive system ignores receive data and
inserts the idle code in all time slots transmitted to the line. This
allows the framer to be fully configured before transmission.
1 = Transmit and receive data is enabled.
Framer Reset Status.
0 = Indicates internal reset is still in process.
14
FRM_RSTDONE
(Read Only)
1 = Indicates internal reset is complete.
Generally, the FRM_HWYENA bit should not be set to1 until this bit
reads 1.
Reserved.
Must write to 0.
0
13:0
—
0
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