參數(shù)資料
型號(hào)： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁數(shù)： 436/606頁
文件大小： 9520K
代理商： TMXF28155
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TMXF28155/51 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet
May 2001
436
Agere Systems Inc.
19 VT/TU Mapper Functional Description
(continued)
BIP-2 errors and REI-V reception are monitored and counted internally. The performance monitoring reset signal
transfers the count to the holding registers for BIP-2 error count (VT_BIP2ERR_CNT[1
—
28][11:0];
Table 206
), and
REI-V count (VT_REI_CNT[1
—
28][10:0] (
Table 207
)) for microprocessor read, and resets the running count regis-
ters to 0. When SMPR_SAT_ROLLOVER = 1 (
Table 67
), the internal running counts will hold at their maximum
value. Otherwise, the counts will roll over. The running count and holding register counts will be forced to 0, if the
SPE mapper is requesting AUTO AIS, VT_LOP[1
—
28] = 1 (loss of pointer), VT_AIS[1
—
28] = 1 (VT AIS)
(
Table 177
) or VT_H4LOMF = 1 (loss of H4 multiframe alignment) (
Table 176
).
The V5 byte will be checked for received RFI-V via VT_RFI[1
—
28] bits (
Table 177
). New values will be latched into
the register after the number of consecutive values programmed in bits VT_RDI_NTIME[3:0] (
Table 184
) have been
received. A VT_RFI[1
—
28] change of state is reported by bit VT_RFI_D[1
—
28] (
Table 169
). When operating in the
DS1 byte synchronous mode, RFI-V = 1 will force DS1 RAI downstream to the framer. Unless the VT_RFI_M mask
bit (
Table 173
) is set, VT_RFI_D[1
—
28] = 1 will generate and cause an interrupt.
When operating in normal RDI-V mode (VT_RX_ERDI_EN[1
—
28] = 1 (
Table 204, starting on page168
)), the V5
byte will be checked for received RDI-V and reported via VT_RDI[1
—
28] bits (
Table 177
). New values will be
latched to this register after VT_RDI_NTIME[3:0] consecutive values have been received. A VT_RDI[1
—
28]
change of state is reported via VT_RDI_D[1
—
28] (
Table 169
). Unless the VT_RDI_M[1
—
28] (
Table 173
) mask bit
is set, VT_RDI_D[1
—
28] = 1 will generate and cause an interrupt.
When operating in enhanced RDI-V mode (VT_RX_ERDI_EN[1
—
28] = 0 (
Table 204, starting on page168
)), the
V5 byte will be checked for received RDI-V and reported via VT_RDI[1
—
28] bit (
Table 177
). New values will be
latched to this register after VT_ERDI_NTIME[3:0] (
Table 184
) consecutive ERDI-V values (V5 bit 8 and Z7 bits
5
—
7) have been received. A VT_ERDI[1
—
28][2:0] change of state is reported via VT_ERDI_D[1
—
28] (
Table 169
).
Unless the VT_ERDI_M[1
—
28] mask bit (
Table 173
) is set, VT_ERDI_D[1
—
28] = 1 will generate and cause an
interrupt.
The V5 byte VT/TU signal label will be monitored and reported to the microprocessor using bits
VT_LAB[1
—
28][2:0] (
Table 177
). New values will be latched to the microprocessor after the number of consecutive
values programmed in bits VT_LAB_NTIME[3:0] (
Table 184
) have been received. An all zeros signal label will set
bit VT_UNEQ[1
—
28] (
Table 177
). Any change in state of VT_UNEQ[1
—
28] will be reported to the microprocessor
via bit VT_UNEQ_D[1
—
28] (
Table 169
). Unless the VT_UNEQ_M[1
—
28] (
Table 173
) mask bit is set,
VT_UNEQ_D[1
—
28] = 1 will generate an interrupt. VT_UNEQ[1
—
28] will contribute to automatic AIS generation.
The latched signal label will be compared to the expected signal label. If the expected signal label is 001 or if
VT_UNEQ[1
—
28] is detected, the detection of PLM-V is disabled. Otherwise, any mismatch is reported to the
microprocessor via bit VT_PLM[1
—
28] (
Table 177
). Any change in state of VT_PLM[1
—
28] will be reported to the
microprocessor via bit VT_PLM_D[1
—
28] (
Table 169
). Unless the VT_PLM_M[1
—
28] mask bit is set (
Table 173
),
VT_PLM_D[1
—
28] = 1 will generate an interrupt.
19.9.2 Z6/N2 Termination
For SONET applications, the Z6 byte is monitored and presented to the microprocessor using bits
VT_Z6_BYTE[1
—
28][7:0] (
Table 205
) for growth and monitoring purposes only. The Z6 byte is updated to when
three consecutive consistent bytes are received. N2 is defined for tandem connection applications per
ETS 300 417-1-1 and ITU-T G.707/G.783.
Low-order tandem connection is not supported.
19.9.3 Z7/K4 Termination
This termination will support enhanced RDI when bit VT_RX_ERDI_EN[1
—
28] = 1(
Table 204, starting on
page 168
). The Z7/K4[3:1] byte will be monitored and reported to the microprocessor with bits
VT_ERDI[1
—
28][2:0] (
Table 177
). New values will be latched to the microprocessor after the number of consecu-
tive values programmed in register bits VT_ERDI_NTIME[3:0] (
Table 184
) have been received. A change of state is
reported using bit VT_ERDI_D[1
—
28] (
Table 169
). Unless the VT_ERDI_M[1
—
28] (
Table 173
) mask bit is set,
VT_ERDI_D[1
—
28] = 1 will generate an interrupt.
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PDF描述
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