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參數(shù)資料
| 型號： | intel386 DX |
| 廠商： | Intel Corp. |
| 英文描述： | 32-Bit CHMOS Microprocessor With Integrated Memory Management(32位CHMOS 微處理器帶集成存儲管理) |
| 中文描述： | 32位CHMOS微處理器集成內(nèi)存管理（32位CHMOS微處理器帶集成存儲管理） |
| 文件頁數(shù)： | 68/139頁 |
| 文件大?。?/td> | 1587K |
| 代理商： | INTEL386 DX |
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Intel386
TM
DX MICROPROCESSOR
Address bits A0 and A1 of the physical operand’s
base address can be created when necessary (for
instance, for MULTIBUS I or MULTIBUS II interface),
as a function of the lowest-order asserted Byte En-
able. This is shown by Table 5-6. Logic to generate
A0 and A1 is given by Figure 5-3.
Table 5-5. Byte Enables and Associated
Data and Operand Bytes
Byte Enable Signal
Associated Data Bus Signals
BE0
Y
D0–D7
(byte 0Dleast significant)
BE1
Y
D8–D15
(byte 1)
BE2
Y
D16–D23 (byte 2)
BE3
Y
D24–D31 (byte 3Dmost significant)
Table 5-6. Generating A0–A31 from
BE0
Y
–BE3
Y
and A2–A31
Intel386
TM
DX Address Signals
A31
ààààààààà A2
BE3
Y
BE2
Y
BE1
Y
BE0
Y
Physical Base
Address
A31
ààààààààà A2 A1 A0
A31
ààààààààà A2
0
0
X
X
X
Low
A31
ààààààààà A2
0
1
X
X
Low
High
A31
ààààààààà A2
1
0
X
Low
High
High
A31
ààààààààà A2
1
1
Low
High
High
High
231630–3
K - Map for A1 Signal
231630–4
K - Map for A0 Signal
Figure 5-3. Logic to Generate A0, A1 from BE0
Y
–BE3
Y
Each bus cycle is composed of at least two bus
states. Each bus state requires one processor clock
period. Additional bus states added to a single bus
cycle are called wait states. See
5.4 Bus Functional
Description
.
Since a bus cycle requires a minimum of two bus
states (equal to two processor clock periods), data
can be transferred between external devices and
the Intel386 DX at a maximum rate of one 4-byte
Dword every two processor clock periods, for a max-
imum bus bandwidth of 66 megabytes/second (In-
tel386 DX operating at 33 MHz processor clock
rate).
5.3.2 Memory and I/O Spaces
Bus cycles may access physical memory space or
I/O space. Peripheral devices in the system may ei-
ther be memory-mapped, or I/O-mapped, or both.
As shown in Figure 5-4, physical memory addresses
range from 00000000H to FFFFFFFFH (4 gigabytes)
and I/O addresses from 00000000H to 0000FFFFH
(64 kilobytes) for programmed I/O. Note the I/O ad-
dresses used by the automatic I/O cycles for co-
processor
communication
800000FFH, beyond the address range of pro-
grammed I/O, to allow easy generation of a coproc-
essor chip select signal using the A31 and M/IO
Y
signals.
are
800000F8H
to
68
相關(guān)PDF資料 |
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參數(shù)描述 |
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| INTEL387SX | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel387 SX - MATH COPROCESSOR |
| INTEL387TMDX | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel387TM DX MATH COPROCESSOR |
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