MCF5272 ColdFire Integrated Microprocessor User’s Manual, Re" />
參數(shù)資料
型號： MCF5272VF66J
廠商： Freescale Semiconductor
文件頁數(shù)： 443/544頁
文件大小： 0K
描述： IC MCU 32BIT 66MHZ 196-MAPBGA
標(biāo)準(zhǔn)包裝： 126
系列： MCF527x
核心處理器： Coldfire V2
芯體尺寸： 32-位
速度： 66MHz
連通性： EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART，USB
外圍設(shè)備： DMA，WDT
輸入/輸出數(shù)： 32
程序存儲器容量： 16KB（4K x 32）
程序存儲器類型： ROM
RAM 容量： 1K x 32
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 196-LBGA
包裝： 托盤
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Electrical Characteristics
MCF5272 ColdFire Integrated Microprocessor User’s Manual, Rev. 3
23-14
Freescale Semiconductor
23.5
SDRAM Interface Timing Specifications
Table 23-10 lists SDRAM interface timings.
Figure 23-9 shows SDRAM timings listed in Table 23-10.
NOTE
Above 48 MHz, the memory bus may need to be configured for one wait
state. It is the responsibility of the user to determine the actual frequency at
which to insert a wait state since this depends on the access time of SRAM
or SDRAM used in a particular system implementation.
Wait states are inserted for SRAM accesses by programming bits 6–2 of the
chip select option registers.
A wait state is added for SDRAM read accesses by setting bit 4 of the
SDRAM control register.
Table 23-10. SDRAM Interface Timing Specifications
Name
Characteristic 1
1 All timing references to SDCLK are given to its rising edge when bit 3 of the SDRAM control register is 0.
0–66 MHz
Unit
Min
Max
Control Inputs
SD1
SDCLK to address output A[22:0] valid
—
13.0
nS
SD2
SDCLK to address output A[22:0] invalid (output hold)
1
—
SD3
SDCLK to DQM[3:0] valid
—
9
nS
SD4
SDCLK to DQM[3:0] invalid (output hold)
1.0
—
SD5
SDCLK to data output (D[31:0]) valid (signal from driven or three-state)
—
13.0
nS
SD6
SDCLK to data output (D[31:0]) invalid (output hold)
1
—
SD7
SDCLK to CAS0, RAS0, SDBA[1:0], SDCLKE, SDRAMWE, valid
—
7
nS
SD8
SDCLK to CAS0, RAS0, SDBA[1:0], SDCLKE, SDRAMWE, invalid (output hold)
1
—
SD9
SDCLK to SDCS valid
—
8
nS
SD10
SDCLK to SDCS invalid (output hold)
1.0
—
SD11
SDCLK to A10_PRECHG valid
—
9.5
SD12
SDCLK to A10_PRECHG invalid (output hold)
1.0
—
SD13
SDCLK to data output (D[31:0]) high impedance
—
6
nS
SD14
Data input (D[31:0]) valid to SDCLK (setup) (pipeline mode, SDRAM control register b4
= 1)
5.5
—
nS
SD15
Data input (D[31:0]) valid to SDCLK (setup) (straight-through mode, SDRAM control
register b4 = 0)
13.0
—
nS
SD16
SDCLK to data input (D[31:0]) invalid (hold)
0
—
nS
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PDF描述
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