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參數(shù)資料
| 型號： | MCF5272VF66J |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 425/544頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 32BIT 66MHZ 196-MAPBGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 系列： | MCF527x |
| 核心處理器： | Coldfire V2 |
| 芯體尺寸： | 32-位 |
| 速度： | 66MHz |
| 連通性： | EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART，USB |
| 外圍設(shè)備： | DMA，WDT |
| 輸入/輸出數(shù)： | 32 |
| 程序存儲(chǔ)器容量： | 16KB（4K x 32） |
| 程序存儲(chǔ)器類型： | ROM |
| RAM 容量： | 1K x 32 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 196-LBGA |
| 包裝： | 托盤 |
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IEEE 1149.1 Test Access Port (JTAG)
MCF5272 ColdFire Integrated Microprocessor User’s Manual, Rev. 3
Freescale Semiconductor
21-7
21.5
Instruction Register
The MCF5272 IEEE 1149.1 implementation includes the three mandatory public instructions (EXTEST,
SAMPLE/PRELOAD, and BYPASS), the optional public ID instruction, plus two additional public
instructions (CLAMP and HI-Z) defined by IEEE 1149.1. The MCF5272 includes a 4-bit instruction
register without parity, consisting of a shift register with four parallel outputs. Data is transferred from the
shift register to the parallel outputs during the update-IR controller state. The 4 bits are used to decode the
instructions in Table 21-2.
The parallel output of the instruction register is reset to 0001 in the test-logic-reset controller state. Note
that this preset state is equivalent to the ID instruction.
Table 21-2. Instructions
B[3:0]
Instruction
Description
0000
EXTEST
The external test (EXTEST) instruction selects the boundary scan register. EXTEST asserts internal
reset for the MCF5272 system logic to force a predictable benign internal state while performing
external boundary scan operations.
By using the TAP, the register is capable of a) scanning user-defined values into the output buffers, b)
capturing values presented to input pins, c) controlling the direction of bidirectional pins, and d)
controlling the output drive of three-state output pins. For more details on the function and uses of
EXTEST, please refer to the IEEE 1149.1 document.
0001
ID
During the capture-IR controller state, the parallel inputs to the instruction shift register are loaded with
the 4-bit binary value (0001). The parallel outputs, however, remain unchanged by this action since an
update-IR signal is required to modify them.
0010
SAMPLE/
PRELOAD
The SAMPLE/PRELOAD instruction selects the boundary scan register and provides two separate
functions. First, it provides a means to obtain a snapshot of system data and control signals. The
snapshot occurs on the rising edge of TCK in the capture-DR controller state. The data can be
observed by shifting it transparently through the boundary scan register.
Because there is no internal synchronization between the IEEE 1149.1 clock (TCK) and the system
clock (CLKOUT), the user must provide some form of external synchronization to achieve meaningful
results.
The second function of SAMPLE/PRELOAD is to initialize the boundary scan register output bits prior
to selection of EXTEST. This initialization ensures that known data appears on the outputs when
entering the EXTEST instruction.
1001
HI-Z
The HI-Z instruction anticipates the need to backdrive the output pins and protect the input pins from
random toggling during circuit board testing. The HIGHZ instruction selects the bypass register, forcing
all output and bidirectional pins to the high-impedance state.
The HI-Z instruction goes active on the falling edge of TCK in the update-IR state when the data held
in the instruction shift register is equivalent to octal 5.
1100
CLAMP
When the CLAMP instruction is invoked, the boundary scan multiplexer control signal EXTEST is
asserted, and the BYPASS register is selected. CLAMP should be invoked after valid data has been
shifted into the boundary scan register, e.g., by SAMPLE/PRELOAD. CLAMP allows static levels to be
presented at the MCF5272 output and bidirectional pins, like EXTEST, but without the shift latency of
the boundary scan register from TDI to TDO.
1101
Reserved
1111
BYPASS
The BYPASS instruction selects the single-bit bypass register as shown in Figure 21-8. This creates a
shift register path from TDI to the bypass register and, finally, to TDO, circumventing the boundary
scan register. This instruction is used to enhance test efficiency when a component other than the
MCF5272 becomes the device under test. When the bypass register is selected by the current
instruction, the shift register stage is set to a logic zero on the rising edge of TCK in the capture-DR
controller state. Therefore, the first bit to be shifted out after selecting the bypass register is always a
logic zero.
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參數(shù)描述 |
|---|---|
| MCF5272VF66R2 | 功能描述:微處理器 - MPU MCF5272 V2CORE 4KSRAM RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MCF5272VF66R2J | 功能描述:32位微控制器 - MCU V2CORE 4KSRAM RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:90 MHz 程序存儲(chǔ)器大小:64 KB 數(shù)據(jù) RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風(fēng)格:SMD/SMT |
| MCF5272VM66 | 功能描述:微處理器 - MPU 66MHz 63MIPS RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MCF5272VM66 K75N | 制造商:FREESCALE-SEMI 功能描述: |
| MCF5272VM66J | 功能描述:32位微控制器 - MCU V2CORE 4KSRAM RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:90 MHz 程序存儲(chǔ)器大小:64 KB 數(shù)據(jù) RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風(fēng)格:SMD/SMT |
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