MCF5272 ColdFire Integrated Microproce" />
參數(shù)資料
型號： MCF5272VF66J
廠商： Freescale Semiconductor
文件頁數(shù)： 281/544頁
文件大小： 0K
描述： IC MCU 32BIT 66MHZ 196-MAPBGA
標準包裝： 126
系列： MCF527x
核心處理器： Coldfire V2
芯體尺寸： 32-位
速度： 66MHz
連通性： EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART，USB
外圍設(shè)備： DMA，WDT
輸入/輸出數(shù)： 32
程序存儲器容量： 16KB（4K x 32）
程序存儲器類型： ROM
RAM 容量： 1K x 32
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 196-LBGA
包裝： 托盤
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Queued Serial Peripheral Interface (QSPI) Module
MCF5272 ColdFire Integrated Microprocessor User’s Manual, Rev. 3
Freescale Semiconductor
14-13
14.5.4
QSPI Interrupt Register (QIR)
Figure 14-8 shows the QSPI interrupt register.
Table 14-6 describes QIR fields.
The command and data RAM in the QSPI is indirectly accessible with QDR and QAR as 48 separate
locations that comprise 16 words of transmit data, 16 words of receive data and 16 bytes of commands.
A write to QDR causes data to be written to the RAM entry specified by QAR[ADDR]. This also causes
the value in QAR to increment.
15
14
13
12
11
10
9
8
7
4
3
2
1
0
Field
WCEFB ABRTB
— ABRTL WCEFE ABRTE
— SPIFE
—
WCEF ABRT
— SPIF
Reset
0000_0000_0000_0000
R/W
Address
MBAR + 0x00AC
Figure 14-8. QSPI Interrupt Register (QIR)
Table 14-6. QIR Field Descriptions
BIts
Name
Description
15
WCEFB
Write collision access error enable. A write collision occurs during a data transfer when the RAM entry
containing the command currently being executed is written to by the CPU with the QDR. When this bit
is asserted, the write access to QDR results in an access error.
14
ABRTB
Abort access error enable. An abort occurs when QDLYR[SPE] is cleared during a transfer. When set,
an attempt to clear QDLYR[SPE] during a transfer results in an access error.
13
—
Reserved, should be cleared.
12
ABRTL
Abort lock-out. When set, QDLYR[SPE] cannot be cleared by writing to the QDLYR. QDLYR[SPE] is only
cleared by the QSPI when a transfer completes.
11
WCEFE
Write collision interrupt enable. Interrupt enable for WCEF. Setting this bit enables the interrupt, and
clearing it disables the interrupt.
10
ABRTE
Abort interrupt enable. Interrupt enable for ABRT flag. Setting this bit enables the interrupt, and clearing
it disables the interrupt.
9
—
Reserved, should be cleared.
8
SPIFE
QSPI finished interrupt enable. Interrupt enable for SPIF. Setting this bit enables the interrupt, and
clearing it disables the interrupt.
7–4
—
Reserved, should be cleared.
3
WCEF
Write collision error flag. Indicates that an attempt has been made to write to the RAM entry that is
currently being executed. Writing a 1 to this bit clears it and writing 0 has no effect.
2
ABRT
Abort flag. Indicates that QDLYR[SPE] has been cleared by the user writing to the QDLYR rather than
by completion of the command queue by the QSPI. Writing a 1 to this bit clears it and writing 0 has no
effect.
1
—
Reserved, should be cleared.
0
SPIF
QSPI finished flag. Asserted when the QSPI has completed all the commands in the queue. Set on
completion of the command pointed to by QWR[ENDQP], and on completion of the current command
after assertion of QWR[HALT]. In wraparound mode, this bit is set every time the command pointed to
by QWR[ENDQP] is completed. Writing a 1 to this bit clears it and writing 0 has no effect.
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