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參數(shù)資料
| 型號： | MCF5272VF66J |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 38/544頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 32BIT 66MHZ 196-MAPBGA |
| 標準包裝： | 126 |
| 系列： | MCF527x |
| 核心處理器： | Coldfire V2 |
| 芯體尺寸： | 32-位 |
| 速度： | 66MHz |
| 連通性： | EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART，USB |
| 外圍設備： | DMA，WDT |
| 輸入/輸出數(shù)： | 32 |
| 程序存儲器容量： | 16KB（4K x 32） |
| 程序存儲器類型： | ROM |
| RAM 容量： | 1K x 32 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 196-LBGA |
| 包裝： | 托盤 |
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Debug Support
MCF5272 ColdFire Integrated Microprocessor User’s Manual, Rev. 3
5-14
Freescale Semiconductor
5.4.7
Trigger Definition Register (TDR)
The TDR, shown in Table 5-11, configures the operation of the hardware breakpoint logic that corresponds
with the ABHR/ABLR/AATR, PBR/PBMR, and DBR/DBMR registers within the debug module. The
TDR controls the actions taken under the defined conditions. Breakpoint logic may be configured as a one-
or two-level trigger. TDR[31–16] define the second-level trigger and bits 15–0 define the first-level
trigger.
NOTE
The debug module has no hardware interlocks, so to prevent spurious
breakpoint triggers while the breakpoint registers are being loaded, disable
TDR (by clearing TDR[29,13])before defining triggers.
A write to TDR clears the CSR trigger status bits, CSR[BSTAT].
Table 5-14 describes TDR fields.
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
Field
TRC
EBL
EDLW EDWL EDWU EDLL EDLM EDUM EDUU
DI
EAI
EAR
EAL
EPC
Reset
0000_0000_0000_0000
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Field
—
EBL
EDLW EDWL EDWU EDLL EDLM EDUM EDUU
DI
EAI
EAR
EAL
EPC
PCI
Reset
0000_0000_0000_0000
R/W Write only. Accessible in supervisor mode as debug control register 0x07 using the WDEBUG instruction and
through the BDM port using the WDMREG command.
DRc[4–0]
0x07
Figure 5-11. Trigger Definition Register (TDR)
Table 5-14. TDR Field Descriptions
Bits
Name
Description
31–30
TRC
Trigger response control. Determines how the processor responds to a completed trigger condition. The
trigger response is always displayed on DDATA.
00 Display on DDATA only
01 Processor halt
10 Debug interrupt
11 Reserved
15–14
—
Reserved, should be cleared.
29/13
EBL
Enable breakpoint. Global enable for the breakpoint trigger. Setting TDR[EBL] enables a breakpoint trigger.
Clearing it disables all breakpoints at that level.
Second-Level Trigger
First-Level Trigger
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