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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁(yè)數(shù)： | 97/605頁(yè) |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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The PowerPC Core
6-6
MPC801 USER’S MANUAL
MOTOROLA
6
Branch instructions whose condition is unavailable and forced to issue to the reservation
station are predicted and these branches, which later turn out to have followed the wrong
path, are mispredicted. Branch instructions that issue with source data already available are
unpredicted and those instructions fetched under a predicted branch are fetched
conditionally. The core ignores conditionally prefetched instructions fetched under a
mispredicted branch.
6.2.2 Issuing Instructions
The sequencer attempts to issue a sequential instruction on each clock whenever possible.
However, for an instruction to issue, the execution unit must be available and the required
source data is available and no other executing instruction targets the same destination
register. The sequencer informs the execution units of the instruction’s existence on the
instruction bus. The execution units then decode the instruction, interrogate the register unit,
and inform the sequencer that it accepts the instruction for execution.
6.2.3 Interrupts
The core interrupts can be generated when an exception occurs. An exception results when
an instruction is executed or an asynchronous external event occurs. There are five
exception sources in the MPC801:
External interrupt request
Certain memory access conditions
Internal errors, such as an attempt to execute an unimplemented opcode or
floating-point arithmetic overflow
Trap instructions
Internal exceptions
Table 6-1. Branch Prediction Policy
BRANCH TYPE
DEFAULT
PREDICTION (Y=0)
MODIFIED
PREDICTION (Y=1)
BC With Negative Offset
Taken
Fall Through
BC With Positive Offset
Fall Through
Taken
BCLR or BCCTR (lk or ctr) Address Ready
Fall Through
Taken
BCLR or BCCTR (lk or ctr) Address Not Ready
Wait
Wait
B (Unconditional Branch)
Taken
Taken
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