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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 297/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Memory Controller
15-10
MPC801 USER’S MANUAL
MOTOROLA
15
Figure 15-8 illustrates the
address and CE signals. The MPC801 memory controller allows you to specify the CS
timing to meet this requirement through the ACS
CS
x
timing as defined by the setup time required between the
field of the option register.
Figure 15-8. MPC801 GPCM–Peripheral Device Basic Timing
(ACS = 10, ACS = 11,TRLX = 0)
The general-purpose chip-select machine also provides an attribute that controls the
negation timing of the appropriate strobe in write cycles. When this attribute is asserted, the
strobe is negated one quarter of a clock before the normal case. For example, when ACS
‘00’ and CSNT == ‘1’, WE is negated one quarter of a clock earlier and when ACS <> ‘00’
and CSNT == ‘1’, WE and CS are negated one quarter of a clock earlier. For more
information refer to Figures 15-6 and 15-8.
The TRLX field is provided for memory systems that require more relaxed timing between
signals. When TRLX is set and ACS <> 00, an additional cycle between the address and
strobes is inserted by the MPC801 memory controller. See Figure 15-9 for more information.
When TRLX is set and CSNT == ‘1’ in a write-memory access, the strobe lines (WE and CS,
if ACS <> ‘00’) are negated one clock earlier than in the normal case. Refer to Figures 15-10
through 15-12 for details. When a bank is selected to operate with external transfer
acknowledge (SETA == ‘1’) and TRLX == ‘1’, the memory controller does not support
external devices providing TA to complete the transfer with zero wait states. The minimum
access duration in this case is 3 clock cycles.
CLOCK
ADDRESS
TS
TA
CS
R/W
DATA
ACS =’11’
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