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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 361/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Memory Controller
15-74
MPC801 USER’S MANUAL
MOTOROLA
15
EHTR—Extended Hold Time on Read Accesses
When this bit is asserted, it inserts an idle clock cycle after a read access from the current
bank and any MPC801 write or read access to a different bank occurs. Be aware that
following a system reset, this bit is reset in OR0.
0 = Normal timing is generated by the memory controller.
1 = Extended hold time is generated by the memory controller.
Bit 31—Reserved
This bit is reserved and should be set to 0.
15.4.5 Machine A Mode Register
The machine A mode register (MAMR) contains the control bits for the user-programmable
machine A.
PTA—Periodic Timer A Period
These bits affect the periodic timer A and determine the timer period according to the
following equation:
FMPTC
For example, for a 25MHz BRGCLK with a required service rate of 15.6 microseconds, given
PTP = 32, the PTA value should be 12 decimal. 12/ (25MHz / 32) = 15.36 microseconds,
which is less than the required service period of 15.6 microseconds.
PTAE—Periodic Timer A Enable
This bit allows the periodic timer A to request service. Be aware that following a system
reset, this bit is reset.
0 = Periodic timer A is disabled.
1 = Periodic timer A is enabled.
AMA—Address Multiplex Size A
These bits determine how the address of the current memory cycle is output on the address
pins. The content of the RAM array in the UPMA controls the address output on the pins.
These bits are used to connect the MPC801 to DRAM devices that require row and column
addresses to be multiplexed on the same pins.
MAMR
BIT
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
FIELD
PTA
PTAE
AMA
RES
DSA
RES
BIT
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
FIELD
G0CLA
GPLA
4DIS
RLFA
WLFA
TLFA
TimerPeriod
---PTA
=
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