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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 269/605頁 |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP25 |
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External Bus Interface
13-32
MPC801 USER’S MANUAL
MOTOROLA
13
13.4.7 Address Transfer Phase-Related Signals
13.4.7.1 TRANSFER START
The TS signal indicates the beginning of a transaction on a bus that is addressing a slave
device. This signal should be asserted by a master only after ownership of the bus is granted
by the arbitration protocol. It is only asserted for the first cycle of the transaction and is
negated in the successive clock cycles until the end of the transaction. The master should
three-state this signal when it relinquishes the bus to avoid contention between two or more
masters in this signal. This situation indicates that an external pull-up resistor should be
connected to the TS signal to keep a slave from recognizing this asserted signal when no
master drives it. Refer to Figure 13-22 for more information.
13.4.7.2 ADDRESS BUS
The 32-bit address bus consists of address bits 0–31 and Bit 0 is the most-significant bit.
The bus is byte addressable, so each address can address one or more bytes. The address
and its attributes are driven on the bus with the transfer start signal and stay valid until the
bus master received a signal transfer acknowledge from the slave. To distinguish the
individual byte, the slave device must observe the TSIZ signals.
13.4.7.3 TRANSFER ATTRIBUTES
The transfer attributes include the RD/WR, BURST, TSIZ[0:1], AT[0:3], STS, and BDIP
signals. These signals, except BDIP, are available at the same time as the address bus.
13.4.7.3.1 Read/Write.
When the RD/WR signal is high, it indicates a read access and low
indicates a write access.
13.4.7.3.2 Burst Indicator.
When the BURST signal is driven by the bus master at the
beginning of the bus cycle to indicate that the transfer is a burst transfer. The burst size is
always 16 bytes long. For a 32-bit port size, the burst includes 4 beats. When the port size
is 16 bits and controlled by the internal memory controller, the burst includes 8 beats. When
the port size is 8 bits and controlled by the internal memory controller, the burst includes 16
beats. The MPC801 bus supports critical data first access for fixed-size burst. The order of
the wraparound wraps back to data 0. For example:
Case burst of four—data 0
data 1
data 2
data 3
data 0
Case burst of eight—data 0
data 1
data 2
.........
data 6
data 7
data 0
13.4.7.3.3 Transfer Size.
The TSIZ signals indicate the size of the requested data transfer.
The TSIZ signals can be used with BURST and A[30:31] to determine which byte lanes of
the data bus are involved in the transfer. For nonburst transfers, the TSIZ signals specify the
number of bytes starting from the byte location addressed by A[30:31]. In burst transfers,
the value of the TSIZ signal is always 00.
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