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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 579/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Applications
B-34
MPC801 USER’S MANUAL
MOTOROLA
B
B.2.4 DRAM Configuration
The DRAM in this application is an 8M bank arranged in a 32-bit port. The parts chosen are
Motorola MCM54400A 1M
×
4 CMOS dynamic RAMs that are ideal for interfacing to the
memory controller of the MPC801. The MPC801 provides all the control signals for a
glueless interface. Row and column address strobes are supplied by the CS and BS bits.
The RD/WR bit drives the read/write enable signal on the DRAM. Finally, the MPC801
provides row and column addresses controlled by internal multiplexors. A DRAM single
in-line memory module (SIMM) could also be used.
DRAM is interfaced to the MPC801 using the UPM for memory control signal assertion and
negation down to a quarter of a system clock resolution. This is achieved by generating a
version of the system clock phase shifted by 90
(GCLK1). A second clock, GCLK1, is in
phase with the system clock and a 32-bit word defines the behavior of the memory cycle for
each clock, as illustrated in Figure B-10. Notice that the first four bits define the state of the
CS bit for each quarter clock phase and, likewise, the next four bits define the state of the
BS[0:3] bits. Figure B-11 shows how these relate to CLKOUT. Asserting and negating the
CS and BS[0:3] bits can be controlled down to a 10ns resolution at 25MHz or a 6ns
resolution at 40MHz.
Table B-11. UPM Word Structure
BIT 0
CST4
BIT 1
CST1
BIT 2
CST2
BIT 3
CST3
BIT 4
BST4
BIT 5
BST1
BIT 6
BST2
BIT 7
BST3
BIT 8
G0L0
BIT 9
G0L1
BIT 10
G0H0
BIT 11
G0H1
BIT 12
G1T4
BIT 13
G1T3
BIT 14
G2T4
BIT 15
G2T3
BIT 16
G3T4
BIT 17
G3T3
BIT 18
G4T4/DLT3
BIT 19
G4T3/
WAEN
BIT 20
G5T4
BIT 21
G5T3
BIT 22
RES
BIT 23
RES
BIT 24
LOOP
BIT 25
EXEN
BIT 26
AMX0
BIT 27
AMX1
BIT 28
NA
BIT 29
UTA
BIT 30
TODT
BIT 31
LAST
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