參數(shù)資料
型號(hào)： XPC801ZP25
元件分類： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁(yè)數(shù)： 593/605頁(yè)
文件大?。?/td> 2380K
代理商： XPC801ZP25
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Index
Index-2
MPC801
USER’S MANUAL
MOTOROLA
INDEX
bus busy (BB),
bus exception control cycles,
bus grant (BG),
bus interface,
13-1
control signals,
features,
13-1
operations,
address transfer phase related
signals,
13-32
alignment and packaging on
transfers,
arbitration phase,
basic transfer protocol,
burst mechanism,
burst transfers,
bus exception control cycles,
single beat transfers, 13-8
single beat read flow,
single beat write flow,
storage reservation protocol,
termination signals,
signal descriptions,
transfer signals,
bus masters
asynchronous,
15-59
support,
15-59
synchronous,
15-59
bus monitor,
12-10
bus operation timing,
20-6
bus request (BR),
13-28
bus signals (illustration),
13-3
bus transfers,
13-2
BYPASS,
19-18
byte-enable mechanism,
16-37
13-29
13-40
13-28
13-3
13-8
13-25
13-27
13-8
13-16
13-16
13-40
13-9
13-9
,
13-12
13-37
13-35
13-4
13-2
C
cache control instructions,
7-5
cache hit,
9-1
,
9-6
cache inhibit,
9-9
cache instruction,
9-1
,
9-6
cache miss,
9-1
,
9-6
CASID,
11-2
,
11-14
change in program flow,
6-4
checkstop reset,
4-3
checkstop state,
7-10
,
18-27
CLAMP,
19-19
class, instruction,
7-1
CLKOUT,
2-6
,
5-12
,
13-8
,
18-29
clock control,
5-13
clock modes
asynchronous clocked,
18-32
synchronous self-clocked,
18-32
clock unit,
5-3
clocked transmissions,
18-31
clocks and power control, 5-1
basic power structure,
5-22
clock unit
block diagram,
5-2
external clock input,
5-6
internal clock signals,
5-9
BRGCLK,
5-11
CLKOUT,
5-12
general system clocks,
5-9
syncCLK,
5-11
keep alive power, 5-23
configuration,
5-23
key mechanism,
5-24
low power divider,
5-8
on-chip oscillators,
5-6
PLL pins,
5-12
PLL, low power, and reset control register,
5-16
system clock control,
5-13
system PLL, 5-7
block diagram,
5-8
frequency multiplication,
5-7
skew elimination,
5-7
clocks and reset memory map,
3-4
,
A-7
collisions,
16-28
commands, instruction cache,
9-7
communication channels,
1-6
communication electrical characteristics,
21-1
compare types, generation of,
18-15
compression,
18-7
condition register (CR),
6-22
configuration, 12-2
I/O port pins,
16-35
keep alive power,
5-23
power supply,
5-22
reset,
4-6
system endian,
14-1
configuring port size,
15-7
configuring programmable wait state,
15-13
contention,
13-32
control registers, 6-15
,
16-8
additional special purpose registers,
6-16
bit assignment,
6-20
other,
6-18
standard special purpose registers,
6-15
standard timebase register mapping,
6-16
controlling termination of a bus cycle for a bus
error,
13-40
copyback mode,
10-8
core, 1-5
,
6-1
basic instruction pipeline,
6-4
basic structure,
6-2
block diagram,
6-3
features,
6-1
fixed-point unit,
6-24
instruction flow,
6-2
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