參數(shù)資料
型號(hào)： XPC801ZP25
元件分類(lèi)： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁(yè)數(shù)： 72/605頁(yè)
文件大?。?/td> 2380K
代理商： XPC801ZP25
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Clocks and Power Control
MOTOROLA
MPC801 USER’S MANUAL
5-5
5
GCLK1_50, GCLK2_50, and CLKOUT can have a lower frequency than GCLK1 and
GCLK2. This allows the external bus to operate at lower frequencies as controlled by the
EBDF bit in the SCCR. GCLK2_50 always rises simultaneously with GCLK2. If the MPC801
is working with DFNH = 0, GCLK2_50 has a 50% duty-cycle. With other values of DFNH or
DFNL, the duty-cycle is less than 50%. GCLK1_50 rises simultaneously with GCLK1, but
when the MPC801 is not in gear mode, the falling edge of GCLK1_50 occurs in the middle
of the high phase of GCLK2_50 and EBDF determines the division factor between
GCLK1/2 and GCLK1/2_50. See Figure 5-6 for more information.
To configure the clock source for the SPLL and clock drivers, the MODCK1 and MODCK2
pins are sampled on the rising edge of the PORESET pin. The configuration modes are
shown in the table below. MODCK1 specifies the input source to the SPLL and, combined
with MODCK2, specifies the multiplication factor (MF) at reset. If the pitrtclk and tmbclk
configuration and the SPLL multiplication factor must be unaffected in the power-down
low-power mode, the MODCK1 and MODCK2 pins should not be sampled on wake-up from
this mode. In this case, the PORESET pin should remain negated while the HRESET pin is
asserted during the power-up wake-up stage.
When the MODCK1 bit is clear (0), the output of the oscillator with a 4MHz or 32MHz
frequency is the input of the SPLL, but when it is set, the external clock input (EXTCLK) is
selected. In all cases, the system clock frequency (freq
gclk1
and DFNL bits in the SCCR. Notice that the maximum system clock frequency occurs when
the DFNH bits are set to $0. When the MODCK2 bit is set, a 4MHz clock is supplied as
oscclk, but when it is clear (0), the input frequency is either 32KHz (MODCK1=0) or the
maximum system frequency (MODCK1=1). The last case is 1:1 mode.
) can be reduced by the DFNH
Table 5-2. Reset Clocks Source Configuration
MODCK [1:2]
POR
DEFAULT
MF + 1
AT POR
PITRTCLK
DIVISION
DEFAULTS
AT POR
TMBCLK
DIVISION
DEFAULTS
AT POR
SPLL OPTIONS
00
0
513
4
4
Normal operation, PLL enabled.
Main timing reference is freq
(OSCM)
= 32 KHz.
01
0
5
512
4
Normal operation, PLL enabled.
Main timing reference is freq
(OSCM)
= 4 MHz.
11
0
5
512
4
Normal operation, PLL enabled.
Main timing reference is freq
(EXTCLK)
= 4 MHz.
10
0
1
512
16
Normal operation, PLL enabled.
1:1 Mode (freq
clkout(max)
= freq
osc(EXTCLK)
)
—
1
—
—
—
The configuration remains unchanged.
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