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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 138/605頁 |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP25 |
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PowerPC Architecture Compliance
MOTOROLA
MPC801 USER’S MANUAL
7-15
7
7.3.7.3.14 Implementation Specific Data TLB Error Interrupt.
This type of interrupt
occurs as a result of one of the following conditions:
No effective address of a
load
,
store
,
icbi
,
dcbz
,
dcbst
,
dcbf
or
dcbi
instruction can
be translated. Either the segment or page valid bit of this page is cleared in the
translation table.
The access violates storage protection.
An attempt was made to write to a page with a negated change bit.
The following registers are set:
SRR0—Save/Restore Register 0
Set to the effective address of the instruction that caused the interrupt.
SRR1—Save/Restore Register 1
1–4
Set to 0.
10–15
Set to 0.
Other
Loaded from bits 16–31 of the MSR. In the current implementation, Bit 30 of
the SRR1 is never cleared, except by loading a zero value from MSR
RI
.
MSR—Machine State Register
IP
No change.
ME
No change.
LE
Bits are copied from the ILE.
Other
Set to 0.
DSISR—Data/Storage Interrupt Status Register
0
Set to 0.
1
Set to 1 if the translation of an attempted access is not found in the translation
tables. Otherwise, set to 0.
2–3
Set to 0.
4
Set to 1 if the storage access is not permitted by the protection mechanism.
Otherwise set to 0.
5
Set to 0.
6
Set to 1 for a store operation and to 0 for a load operation.
7–31
Set to 0.
DAR—Data Address Register
Set to the effective address of the data access that caused the interrupt.
Some instruction TLB registers are set to the values described in
Section 11 Memory
Management Unit
. Execution resumes at offset x’01400’ from the base address indicated
by MSR
IP
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XPC801ZP40 | Microprocessor |
| XPC821ZP40 | Microprocessor |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| XPC823CZC66A | 制造商:Freescale Semiconductor 功能描述: |
| XPC823CZT66B2 | 制造商:Freescale Semiconductor 功能描述: |
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