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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 561/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Applications
B-16
MPC801 USER’S MANUAL
MOTOROLA
B
The level one table starts from Address $400000 from the setting in the M_TWB register.
Address $400000 contains the level one descriptor 0 (L1D0) and the setting for L1D0 is as
follows:
L2BA = $00401 Point level two table to $00401000.
APG = $0 Point APG to be for bits 0–1.
G = 0 Unguarded storage.
PS = 11 (bin) 8M page.
WT = 1 (bin) Writethrough. Should not matter since this is read-only memory.
V = 1 (bin) Segment is valid.
NOTE
The above information is duplicated on address
$400004 since it is an 8M page.
Address $400008 contains L1D2 whose setting is as follows:
L2BA = $00402 Point to level two table to $402000.
APG = $0 Point APG to be for bits 0–1.
G = 0 Unguarded storage.
PS = 01 512K page.
WT = 0 Copyback.
V = 1.
Address $40000C to $40008F contains L1D3 through L1D35. The least-significant bit of
each long word should be cleared to make L1D3 through L1D35 invalid.
Address $400090 contains L1D36 whose setting is as follows:
L2BA = $00403 Point to level two table to $403000.
APG = $0 Point APG for bits 0–1.
G = 1 Guarded.
PS = 00 Small page size.
WT = 1 Writethrough. Disabled on level 2.
V = 1 Valid.
Address $400094 to $4000FF contains L1D37 through L1D63. Notice that the
least-significant bit of each long word should be cleared to make L1D37 through L1D63
invalid.
Address $400100 to $40017F contains L1D64 through L1D95. The contents of L1D64
through L1D95 for the APG, G, PS, WT and V bits are constant and appear as follows:
APG = $0 Point APG for bits 0–1.
G = 1 Guarded.
PS = 11 8M page size.
WT = 1 Writethrough. Disabled on level 2.
V = 1 Valid.
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