參數(shù)資料
型號： XPC801ZP25
元件分類： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 144/605頁
文件大?。?/td> 2380K
代理商： XPC801ZP25
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Instruction Execution Timing
MOTOROLA
MPC801 USER’S MANUAL
8-3
8
Move to / from Special-Purpose Register
mtspr, mfspr
Serialize + 1
Serialize + 1
LDST
Yes (Before)
String Instructions:
lswi, lswx, stswi, stswx
Serialize + 1
+ Number
of Words
Accessed
Serialize + 1
+ Number
of Words
Accessed
LDST
Yes
Storage Control Instructions:
isync
Serialize
Serialize
Branch
Yes
Order Storage Access:
eieio
1
1
LDST
Next Load or Store
is Synchronized
Relative to All Prior
Load or Store
Cache Control:
icbi
1
1
LDST,
I-Cache
No
NOTES: 1.
See Table 6-11 for more information.
2.
Refer to
Section 6.3.1 The Control Registers
.
3.
See Table 6-10.
4.
Where:
5.
6.
Blocking the multiply instruction is dependent on the subsequent instruction. For any subsequent multiply instruction, the
blockage is 1 clock and for any subsequent divide it is 2 clocks.
7.
Assuming nonspeculative aligned access, on-chip memory, and available bus. For details, refer to
Nonspeculative Load Instructions
,
Section 6.5.6 Executing Unaligned Instructions
Timing
.
Section 6.5.5
Section 6.5.9 Instruction
, and
8.
Although a store (as well as
the core pipeline, the next load or store will not actually be performed on the bus until the bus is free.
mtspr
for special registers external to the core) issued to the load/store unit buffer frees
Table 8-1. Instruction Execution Timing (Continued)
INSTRUCTIONS
LATENCY
BLOCKAGE
EXECUTION
UNIT
SERIALIZING
INSTRUCTION
DivisionLatency
NoOverflow
---------------------------------------------------------------------------------------4
3
34
divisorLength
–
+
Overflow
2
=
Overflow
x
0
orMaxNegati1
--------------------------------------------------------------
=
DivisionBlockage
DivisionLatency
=
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