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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 272/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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External Bus Interface
MOTOROLA
MPC801 USER’S MANUAL
13-35
13
Show cycles are accesses to the core’s internal bus devices. These accesses are driven
externally for emulation, visibility, and debugging purposes. A show cycle can have one
address phase and one data phase or just an address phase for the instruction show cycles.
The cycle can be a write or read access and the data for both the read and write accesses
should be driven by the bus master. This is different than the normal bus read and write
accesses. The address of the show cycle should be valid on the bus for one clock and the
data of the show cycle should be valid on the bus for one clock. The data phase should not
require a transfer acknowledge to terminate the bus-show cycle. In a burst-show cycle only
the first data beat will be shown externally.
13.4.7.3.5 Burst Data in Progress.
The BDIP signal is sent from the master to the slave
to indicate that there is a data beat following the current data beat. The master uses this
signal to give the slave an advanced warning of the remaining data in the burst. This signal
can also be used to terminate the burst cycle early during a burst. Refer to
Section 13.4.2
Single Beat Transfers
and
Section 13.4.4 The Burst Mechanism
for more information.
13.4.8 Termination Signals
13.4.8.1 TRANSFER ACKNOWLEDGE
The TA signal indicates that a bus transfer has completed normally. During a burst cycle,
the slave asserts this signal with every data beat returned or accepted.
13.4.8.2 BURST INHIBIT
The BI signal is sent from the slave to the master to indicate that the addressed device does
not have burst capability. If this signal is asserted, the master must transfer in multiple cycles
and increment the address for the slave to complete the burst transfer. For a system that
does not use the burst mode at all, this signal can be permanently tied to a low.
13.4.8.3 TRANSFER ERROR ACKNOWLEDGE
The TEA signal terminates the bus cycle under bus error condition(s). The current bus cycle
should be aborted. This signal should override any other cycle termination signals, such as
transfer acknowledge.
13.4.8.4 PROTOCOL FOR TERMINATION SIGNALS
The transfer protocol was defined to avoid electrical contention on signals that can be driven
by various sources. To do that, a slave should not drive signals associated with the data
transfer until the address phase is completed and it recognizes the address as its own. The
slave should disconnect from signals immediately after it has acknowledged the cycle and
no later than the termination of the next address phase cycle. This indicates that the
termination signals should be connected to the power through a pull-up resistor to avoid a
situation in which a master samples an undefined value in any of these signals when no real
slave is addressed. Refer to Figures 13-25 and 13-26 for more information. Table 13-6
summarizes how the MPC801 recognizes the termination signals provided by the slave
device that the initiated transfer addressed.
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| XPC823CZC66A | 制造商:Freescale Semiconductor 功能描述: |
| XPC823CZT66B2 | 制造商:Freescale Semiconductor 功能描述: |
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