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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁(yè)數(shù)： | 83/605頁(yè) |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Clocks and Power Control
5-16
MPC801 USER’S MANUAL
MOTOROLA
5
DFNH—Division Factor High Frequency
Changing the value of these bits does not result in a loss-of-lock condition. These bits are
cleared by power-on or hard reset. These bits can be loaded at any time to change the
general system clock rate.
000 = Divide by 1.
001 = Divide by 2.
010 = Divide by 4.
011 = Divide by 8.
100 = Divide by 16.
101 = Divide by 32.
110 = Divide by 64.
111 = Reserved.
Bits 27–31—Reserved
These bits are reserved and should be set to 0.
5.8 PLL LOW-POWER AND RESET CONTROL REGISTER
The 32-bit PLL low-power and reset control register (PLPRCR) is powered by a keep alive
power supply. This register is memory-mapped into the MPC801 serial interface unit register
map.
MF—Multiplication Factor
The output of the voltage control oscillator (VCO) is divided to generate the feedback signal
that goes to the phase comparator. The MF bits control the value of the divider in the SPLL
feedback loop. The phase comparator determines the phase shift between the feedback
signal and the reference clock. This difference results in an increase or decrease in the VCO
output frequency.
The MF bits can be read and written at any time. Changing the MF bits causes the SPLL to
lose lock. All clocks are disabled until PLL reaches lock condition. The normal reset value
for the DFNH bits is $0 or divided by one. When the PLL is operating in 1:1 mode, the
multiplication factor is set to 1 (MF=0). See Table 5-2 for details.
SPLSS—System PLL Lock Status Sticky
This bit is not affected by hard reset. An out-of-lock indication sets the SPLSS bit and it
remains set until the software clears it. At power-on reset, the state of the SPLSS bit is zero.
PLPRCR
BIT
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
FIELD
MF
RESERVED
BIT
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
FIELD
SPLSS
TEXPS
RES
TMIST
RES
CSRC
LPM
CSR
LOLRE
FIOPD
RESERVED
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