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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 139/605頁 |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP25 |
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PowerPC Architecture Compliance
7-16
MPC801 USER’S MANUAL
MOTOROLA
7
7.3.7.3.15 Implementation Specific Debug Register.
An implementation specific debug
interrupt occurs as a result of one of the following conditions:
When there is an internal breakpoint match. For more details, refer to
Section 18.2
Watchpoint And Breakpoint Generation
.
When a peripheral breakpoint request is presented to the interrupt mechanism.
When the development port request is presented to the interrupt mechanism. Refer to
Section 18 Development Support
for details on how to generate the development port
request.
The following registers are set:
SRR0—Save/Restore Register 0
For I-breakpoints, set to the effective address of the instruction that caused the interrupt. For
L-breakpoint, set to the effective address of the instruction following the instruction that
caused the interrupt. For development port maskable request or a peripheral breakpoint, set
to the effective address of the instruction that the processor would have executed next if no
interrupt conditions were present. If the development port request is asserted at reset, the
value of SRR0 is undefined.
SRR1—Save/Restore Register 1
1–4
Set to 0.
10–15
Set to 0.
Other
Loaded from bits 16–31 of the MSR. In the current implementation, Bit 30 of
the SRR1 is never cleared, except by loading a zero value from MSR
RI
.
If the development port request is asserted at reset, the value of SRR1 is undefined.
MSR—Machine State Register
IP
No change.
ME
No change.
LE
Bits are copied from the ILE.
Other
Set to 0.
For L-bus breakpoints, the following registers are set to:
BAR—Breakpoint Address Register
Set to the effective address of the data access as computed by the instruction that caused
the interrupt.
DSISR—Data/Storage Interrupt Status Register
Do not change.
DAR—Data Address Register
Do not change.
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