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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 576/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Applications
MOTOROLA
MPC801 USER’S MANUAL
B-31
B
Now in this system, tDW = tcyc – t8. Where, t8 = CLKOUT high to data valid 19ns. Therefore,
tDW = 2ns. For most standard SRAMs, tDW is approximately half the access time. For
example, for the MC6226A at 45ns, this is defined as 20ns, thus allowing for a 1ns margin.
Notice that this is not taking into account the clock skew of the system. If it is, then a faster
part might be required.
The attributes of the SRAM memory access cycles are determined and the timing
characteristics of the SRAM can be configured. There are several relevant bits to aid in
programming. The option register’s SCY[0:3] bits initialize the number of wait states
required. For a fast termination cycle, this is programmed to 0H, which defines a 2-cycle
access when using the SRAM. TRLX, CSNT, and ACS[0:1] bits in the option register all
relax the timing parameters of the access, which is useful for slow peripherals that require
additional address setup time. However, none of these options are required when using
FSRAM.
To determine the how the TA signal is generated internally, the SETA bit in the option
register should be reset. The final bit to be set is the valid (V) bit of the base register. The
CS signal is not asserted until this bit is set. This results in the following register settings:
BR = 20000001.
OR = 000F8100.
B.2.3 EPROM Configuration
This application uses a single 1Mb 27C010 as a boot EPROM and it is arranged as an 8-bit
port. Initially, this is selected by the CONFIG pins at reset. The EPROM is enabled by the
CS0 line and its output enable is controlled by OE, as illustrated in Figure B-4. After reset,
CS0 acts as the global chip-select for the whole system so it must be reconfigured by the
initialization code.
To select the memory bank as an EPROM bank, the MS[0:1] bits in the base register should
be set at 00 so the memory bank will be controlled by the GPCM. When the bank is selected
as a GPCM bank, the BI bit in the option register should be set. The memory map of the
EPROM bank is defined by setting several options. The EPROM port size is made 8-bit by
setting the PS[0:1] bits in the base register to 01.
To select the base location of the memory bank the BA[0:16] bits in the base register must
be set. If a base location of 00000000H is required, these bits should be set to 00000H. The
size of the EPROM bank is defined by the address mask AM[0:16] bits in the option register.
If it is a block size of 128K, 20000H, these bits should be set to 00038H 0000 0000 0000
0001 1B. For an EPROM bank, it is recommended that the WP bit in the base register be
set so that any write access results in a no match to this memory bank. When the hardware
bus monitor is enabled, it causes the TEA. signal to assert.
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