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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 448/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Development Support
MOTOROLA
MPC801 USER’S MANUAL
18-37
18
In trap enable mode the “Valid Data from CPU” and “CPU Interrupt” status cannot occur.
When not in debug mode, sequencing error encoding indicates that the transmission from
the external development tool was a debug mode transmission. When a sequencing error
occurs, the development port ignores the data shifted in while the sequencing error is
shifting out and considered a no operation (NOP) function. The null output encoding
indicates that the previous transmission did not have any associated errors. When not in
debug mode, ready is asserted at the end of each transmission. If debug mode is not
enabled and transmission errors are guaranteed not to occur, the status output is not
needed.
18.3.3.3.3 Debug Mode.
When in debug mode the development port starts communicating
by setting DSDO low to show that the core is trying to read an instruction from the DPIR or
data from the DPDR. When the core writes data to the port to be shifted out, the ready bit is
not set. The port waits for the core to read the next instruction before asserting ready. This
allows duplex operation of the serial port while allowing the port to control all transmissions
from the external development tool. After detecting this ready status, the external
development tool begins transmitting to the development port with a start bit (logic high) on
the DSDI pin.
In debug mode, the 35 bits of the development port shift register are interpreted as a
start/ready bit, mode/status bit, control/status bit, and 32 bits of data. All instructions and
data for the core are transmitted with the mode bit cleared, thus indicating a 32-bit data field.
The encoding of data shifted into the development port shift register through the DSDI pin
is shown in Table 18-11. Unless otherwise specified, the data values in the last two functions
are reserved.
Table 18-10. Status/Data Shifted Out of the Development Port Shift Register
READY
STATUS [0:1]
DATA
FUNCTION
BIT 0
BIT 1
BITS 2–31 OR 2–6,
DEPENDING ON THE INPUT MODE
(0)
0
0
DATA
Valid Data From Core
(0)
0
1
Freeze
Status
Download
Procedure
In Progress
1s
Sequencing Error
(0)
1
0
1s
Core Interrupt
(0)
1
1
1s
Null
NOTES: 1.
The freeze status is set to 1 when the core is in debug mode. Otherwise, it is set to 0.
2.
The “Download Procedure In Progress” status is asserted (0) when the debug port in the download procedure is negated.
Otherwise, it is set to 1.
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