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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 580/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Applications
MOTOROLA
MPC801 USER’S MANUAL
B-35
B
Figure B-5. UPM Signal Timings
The behavior of the six general-purpose lines can be controlled to a smaller degree, but they
can still be asserted at two different points per clock. These are at the falling edge of GCLK2
and GCLK1. The operation of these bits are defined by bits 8–21 of the UPM RAM word.
The LOOP bit is used to repeat a pattern for a given number of cycles and to implement wait
states into a cycle or repeat a set pattern for a burst cycle.
The EXEN bit is used to provide a clean exit from a cycle when an exception occurs and the
AMX bits are used to define the address multiplexing. Additionally, the NA bit is used to
increment the address when a burst cycle is implemented and the UTA bit is used to define
to sampling point for the TA signal. The TODT bit is used to define the required time for a
RAS precharge. Finally, the LAST bit defines a UPM RAM word as the last in a particular
cycle.
Figure B-6 illustrates the configuration of the UPM RAM in the MPC801. It consists of a block
of 64 32-bit entries. Notice that there are six different entry points to the UPM RAM—burst
read, burst write, single read, single write, the periodic timer (used for refresh), and
exceptions. The system interface unit decodes the correct cycle type and jumps to the
appropriate point in the UPM table. For example, for a burst read it jumps to location 08H,
then decodes the UPM word at that location, and asserts the external signals accordingly.
On each system clock it jumps to the next UPM entry until the LAST bit is set and the decode
is terminated.
CLKOUT
GCLK1
GCLK2
CSx
GPL1
GPL2
CST4
CST1
CST2
CST3
CST4
CST1
CST2
CST3
G1T4
G1T3
G1T4
G1T3
G2T4
G2T3
G2T4
G2T3
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