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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 242/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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External Bus Interface
MOTOROLA
MPC801 USER’S MANUAL
13-5
13
PTR
1
High
O
Program Trace
when it owns the external bus. It provides additional information
about the address on the current transaction.
—Driven by the MPC801 along with the address
I
Used only for testing purposes.
BDIP
1
Low
O
Burst Data In Progress
the external bus. It is part of the burst protocol. Asserted indicates
that the second beat in front of the current one is requested by the
master. This signal is negated prior to the end of a burst to
terminate the burst data phase early.
—Driven by the MPC801 when it owns
I
Used only for testing purposes.
TRANSFER START
TS
1
Low
O
Transfer Start
external bus.It indicates the start of a transaction on the external
bus.
—Driven by the MPC801 when it owns the
I
TS is input for testing purposes. Sampled by the MPC801 when
the external master initiates a transaction and the memory
controller is configured to handle external masters.
STS
1
Low
O
Special Transfer Start
the external bus. It indicates the start of a transaction on the
external bus or an internal transaction in show cycle mode.
—Driven by the MPC801 when it owns
RESERVATION PROTOCOL
CR
1
Low
I
Cancel Reservation
asserted, it instructs the bus master to clear its reservation. Some
other master has touched its reserved space. This is a pulsed
signal.
—Each core has its own signal. If it is
KR/RETRY
1
Low
I
Kill Reservation/Retry
stwcx
instruction that was issued by the core to a nonlocal bus
on which the storage reservation has been lost, this signal is used
by the nonlocal bus interface to back-off the cycle. Refer to
Section 13.4.9 Storage Reservation Protocol
For a regular transaction, this signal is driven by the slave device
to indicate that the MPC801 has to relinquish ownership of the
bus and retry the cycle.
—When a bus cycle is initiated by a
for details.
Table 13-1. MPC801 System Interface Unit Signals (Continued)
MNEMONIC
PINS
ACTIVE
I/O
DESCRIPTION
相關PDF資料 |
PDF描述 |
|---|---|
| XPC801ZP40 | Microprocessor |
| XPC821ZP40 | Microprocessor |
| XPC823ZP25 | Microprocessor |
| XPC823ZP50 | Microprocessor |
| XPC8241LZP166 | Microprocessor |
相關代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XPC801ZP40 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| XPC821ZP40 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| XPC823CVR66B2T | 功能描述:IC MPU POWERQUICC 66MHZ 256-PBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:MPC8xx 標準包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點:- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應商設備封裝:357-PBGA（25x25） 包裝:托盤 |
| XPC823CZC66A | 制造商:Freescale Semiconductor 功能描述: |
| XPC823CZT66B2 | 制造商:Freescale Semiconductor 功能描述: |
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