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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁(yè)數(shù)： | 119/605頁(yè) |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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The PowerPC Core
6-28
MPC801 USER’S MANUAL
MOTOROLA
6
6.5.5 Nonspeculative Load Instructions
Load instructions targeted at a nonspeculative memory region are identified as
nonspeculative one clock cycle after the previous load/store bus cycle termination, but only
if all prior instructions have terminated normally and without an exception.
The nonspeculative identification relates to the state of the cycle’s associated instruction. In
case of lmw, although the cycles are pipelined into the bus they are all marked as
nonspeculative as the instruction is nonspeculative. In case of a single register load
instruction for which more than one bus cycle is generated, some of the cycles can be
marked as speculative while later cycles can be marked as nonspeculative after all prior
instructions terminate. When executing speculative load cycles to nonspeculative external
memory region, no external cycles are generated until the load instruction becomes
nonspeculative.
6.5.6 Executing Unaligned Instructions
The load/store unit supports fixed-point unaligned accesses in the hardware. The 32-bit
L-bus only supports naturally aligned transfers. In the case of an unaligned instruction, the
load/store unit breaks the instruction into a series of aligned transfers that are pipelined into
the bus. Figure 6-7 illustrates the number of bus cycles needed to execute unaligned
instructions.
Figure 6-7. Number of Bus Cycles Needed For Unaligned, Single Register
Fixed-Point Load/Store Instructions
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