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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 264/605頁 |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP25 |
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External Bus Interface
MOTOROLA
MPC801 USER’S MANUAL
13-27
13
Table 13-3 lists the patterns of the data transfer for write cycles when accesses are initiated
by the MPC801.
NOTE: — Denotes a byte not required during that read cycle.
13.4.6 Arbitration Phase Signals
The external bus design provides for a single bus master, either the MPC801 or an external
device. One or more of the external devices on the bus has the capability of becoming bus
master for the external bus. Bus arbitration can be handled either by an external central bus
arbiter or by the internal on-chip arbiter. In the latter case, the system is optimized for one
external bus master besides the MPC801. The external or internal arbitration configuration
is set at system reset. See
Section 15.3 External Master Support
for more information.
Each bus master must have bus request, bus grant, and bus busy
signals. The device that
needs the bus asserts the BR signal. The device then waits for the arbiter to assert a BG
signal. In addition, the new master must look at the BB
signal to ensure that no other master
is driving the bus before it can assert bus busy and assume ownership of the bus. If the
arbiter has taken the bus grant away from the master and the master wants to execute a
new cycle, the master must rearbitrate before a new cycle can be made. The MPC801,
however, guarantees data coherency for access to a small port size and decomposed
bursts. This means that the MPC801 will not release the bus before the transactions that are
considered atomic complete. Figure 13-21 describes the basic protocol for bus arbitration.
See
Section 12.12.1.1 SIU Module Configuration Register
for details.
Table 13-3. Data Bus Contents for Write Cycles
TRANSFER
SIZE
TSIZE
ADDRESS
EXTERNAL DATA BUS PATTERN
A[30]
A[31]
D[0:7]
D[8:15]
D[16:23]
D[24:31]
Byte
0
1
0
0
OP0
—
—
—
0
1
0
1
OP1
OP1
—
—
0
1
1
0
OP2
—
OP2
—
0
1
1
1
OP3
OP3
—
OP3
Half-Word
1
0
0
0
OP0
OP1
—
—
1
0
1
0
OP2
OP3
OP2
OP3
Word
0
0
0
0
OP0
OP1
OP2
OP3
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PDF描述 |
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