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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類(lèi)： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁(yè)數(shù)： | 228/605頁(yè) |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP25 |
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System Interface Unit
MOTOROLA
MPC801 USER’S MANUAL
12-21
12
In the MPC801, all 16 bits can be programmed. Refer to
Section 3 Memory Map
for details
on the device’s internal memory map and
Section 4.3.1.1 Hard Reset Configuration
Word
for the available and default initial values.
PARTNUM—Part Number
This read-only field is mask programmed with a code corresponding to the part number of
the part on which the system interface unit is located. It is intended to help factory test and
user code that is sensitive to part refinements. This field changes as the part number
changes. For example, it would change if a new module is added or if the size of the memory
module is revised. However, it would not change if the part is revised to fix a bug in an
existing module. The MPC801 has an ID of $10.
MASKNUM—Mask Number
This read-only field is mask programmed with a code corresponding to the mask number of
the part on which the system interface unit is located. It is intended to help factory test and
user code that is sensitive to part refinements. It is programmed in a frequently changed
layer and should be revised for all mask set modifications. The MPC801 Rev 0 has an ID
of $00.
12.12.1.3 SYSTEM PROTECTION CONTROL REGISTER.
The system protection control
register (SYPCR) controls the system monitors, software watchdog period, and bus monitor
timing. This register can be read at any time, but can only be written once after system reset.
SWTC—Software Watchdog Timer Count
This field contains the count value for the software watchdog timer.
BMT—Bus Monitor Timing
This field defines the timeout period, in 8 system clock resolution, for the bus monitor.
BME—Bus Monitor Enable
This bit controls the operation of the bus monitor when an internal to external bus cycle is
executed.
0 = Disable the bus monitor.
1 = Enable the bus monitor.
SYPCR
BIT
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
FIELD
SWTC
RESET
1
BIT
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
FIELD
BMT
BME
RESERVED
SWF
SWE
SWRI
SWP
RESET
1
0
0
0
1
1
1
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