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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 88/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Clocks and Power Control
MOTOROLA
MPC801 USER’S MANUAL
5-21
5
NOTE
The chip is only allowed to enter deep sleep low-power mode
and power-down mode if the main timing reference
is a 32KHz crystal oscillator.
CSR—Checkstop Reset Enable
If this bit is set, an automatic reset is generated when the core signals that it has entered
checkstop mode, unless debug mode is enabled at reset. If the bit is clear and debug mode
is not enabled, then the system interface unit does nothing when a checkstop signal is
received from the core. However, if debug mode is enabled, then the part enters debug
mode when entering checkstop mode. In this case, the core does not assert the checkstop
signal to the reset circuitry.
0 = The checkstop condition does not cause automatic reset.
1 = The checkstop condition causes automatic reset.
LOLRE—Loss of Lock Reset Enable
This bit specifies the manner in which the clocks handle a loss of lock indication. When this
bit is clear, a hard reset is not asserted if a loss of lock indication occurs. However, when it
is set, a hard reset is asserted when a loss-of-lock indication occurs.
0 = Loss of lock does not cause reset.
1 = Loss of lock causes reset.
FIOPD—Force I/O Pull Down
This bit indicates whether the address and data external pins are driven by an internal
pull-down device at sleep and deep sleep low-power modes. When this bit is set and the
chip is either in sleep or deep sleep low-power mode, the A and D external pins are driven
to zero. When this bit is set and the chip is not in sleep or deep sleep low-power modes (or
when FIOPD is cleared), the A and D external pins are unaffected.
0 = The address and data pins are not driven by an internal pull-down device.
1 = The address and data pins are driven by an internal pull-down device.
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