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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 291/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Memory Controller
15-4
MPC801 USER’S MANUAL
MOTOROLA
15
Figure 15-2. MPC801 Simple System Configuration
The two user-programmable machines—UPMA and UPMB—in the memory controller
provide a flexible interface to many types of memory devices. Each one can simultaneously
control the address multiplexing necessary to access DRAM devices, the timing of the BS
signals, and the timing of the GPL signals. Each memory bank can be assigned to any
user-programmable machine, so that each one controls eight CS signals.
Each user-programmable machine (UPM) is a RAM-based machine controlled by the
software. The software toggles the memory controller external signals when an external
single word read/write access or an external burst read/write access is initiated by an
internal or external master. The user-programmable machine also controls address
multiplexing, address increment, and transfer acknowledge assertion for a specific memory
access. The UPM can be programmed to run a specific pattern consisting of a specific
number of clock cycles. At every clock cycle, the logical value of the external signals
specified in the RAM is output on the corresponding pins.
When a new access to external memory is requested by any of the internal or external
masters, the address of the transfer and the address type is compared to each one of the
valid banks defined in the memory controller. Notice that 17 of the address bits and three of
the address type bits are maskable.
CE
OE
W
EPROM
ADDRESS
WE
DATA
DRAM
ADDRESS
RAS
CAS[0:3]
DATA
PARITY
MPC801
CS1
WE[0:1]
RD/WR
GPL1/OE
PRTY[0:3]
ADDRESS
DATA
CS0
BS_A[0:3]
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