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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁(yè)數(shù)： | 59/605頁(yè) |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP25 |
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Reset
4-4
MPC801 USER’S MANUAL
MOTOROLA
4
4.1.5 Internal Soft Reset
When the core finds a reason to assert SRESET, it starts driving the SRESET pin. When
the timer expires, after 512 cycles, the debug port configuration is sampled from the DSDI
and DSCK pins and the core stops driving the SRESET pin. An external pull-up resistor
should drive the pin high and once it is negated a 16-cycle period passes before the
presence of an external soft reset is tested. JTAG and the debug port cause an internal soft
reset.
4.1.5.1 DEBUG PORT SOFT RESET.
request from the development tool, an internal soft reset sequence is generated. In this case
the development tool must reconfigure the debug port. Refer to
Development Serial Data In
for more information.
When the development port receives a soft reset
Section 18.3.3.1.2
4.2 RESET STATUS REGISTER
The 32-bit reset status register (RSR) is powered by the keep alive power supply. It is
memory-mapped into the MPC801 system interface unit register map and receives its
default reset values at power-on reset.
EHRS—External Hard Reset Status
This bit is cleared by a power-on reset. When an external hard reset event is detected, this
bit is set and remains that way until the software clears it. The EHRS bit can be negated by
writing a 1, but a write of zero has no effect on it.
0 = No external hard reset event occurred.
1 = An external hard reset event occurred.
ESRS—External Soft Reset Status
This bit is cleared by a power-on reset. When an external soft reset event is detected, this
bit is set and remains that way until the software clears it. The ESRS bit can be negated by
writing a 1, but a write of zero has no effect on it.
0 = No external soft reset event occurred.
1 = An external soft reset event occurred.
RSR
BIT
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
FIELD
EHRS
ESRS
LLRS
SWRS
CSRS
DBHRS
DBSRS
JTRS
RESERVED
RESET
0
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
BIT
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
FIELD
RESERVED
RESET
0
R/W
R/W
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